关于dc综合

frostbitegbk · 发表于 2024-3-23 18:41:56

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大佬们，请问这段代码为啥没有电路啊

dc输出的log文件

综合出来的电路不可用，感觉dc直接摆烂了

使用下面这段代码实现相同功能可以综合出合理的电路，请大佬赐教。

frostbitegbk · 发表于 2024-3-23 18:43:55

附件

FrozenlipX · 发表于 2024-3-23 21:21:36

本帖最后由 FrozenlipX 于 2024-3-23 21:24 编辑

这么多fffff，不止256bit了吧

另外，提一句， case coding是垃圾

frostbitegbk · 发表于 2024-3-24 11:38:32

FrozenlipX 发表于 2024-3-23 21:21
这么多fffff，不止256bit了吧

另外，提一句， case coding是垃圾

谢谢大佬，问一下工程中会频繁使用case么

FrozenlipX · 发表于 2024-3-24 14:46:22

frostbitegbk 发表于 2024-3-24 11:38
谢谢大佬，问一下工程中会频繁使用case么

看人吧，我这句话大意来自老老老前辈（自述在上世纪的美国头部干过）的教导。

harry_hust · 发表于 2024-3-25 15:55:54

Verilog 和 SystemVerilog 需要明确区分是属于电路设计还是验证，二者并不是完全通用的，有些 SV 类型并不可综合，可能出现不符预期的电路。

frostbitegbk · 发表于 2024-3-25 18:08:48

harry_hust 发表于 2024-3-25 15:55
Verilog 和 SystemVerilog 需要明确区分是属于电路设计还是验证，二者并不是完全通用的，有些 SV 类型并不 ...

谢谢大佬，我用的是sv下可综合的子集

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