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楼主: ac1ac

大佬们,VCS+Xa的数模混合仿真怎么做啊

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发表于 2024-3-25 10:12:19 | 显示全部楼层


ac1ac 发表于 2024-3-21 16:10
大佬在和testbench仿真时有个warning

Warning-[MXIR-W] VCS-MX build is required


这个看着似乎会有影响呢
 楼主| 发表于 2024-3-26 16:57:16 | 显示全部楼层


puxiancheng 发表于 2024-3-25 10:12
这个看着似乎会有影响呢


感谢大佬,和软件有关换成VCS_MX就行了
发表于 2024-7-2 10:21:05 | 显示全部楼层
Error-[MSV-SETUP-IUC] Invalid use clause
AD.init, 2
"adder4"
  Module or design unit `adder4' specified in the use_spice clause in the
  Mixed Signal setup file cannot be found in the Spice library.


请问楼主这个问题是怎么解决的呢?我并没有对xa提供的demo做过多修改,也一直出现这个问题。
 楼主| 发表于 2024-7-2 14:21:51 | 显示全部楼层


zh17863817115 发表于 2024-7-2 10:21
Error-[MSV-SETUP-IUC] Invalid use clause
AD.init, 2
"adder4"


看起来像是你的adder4这个文件里面的名称不是adder4
 楼主| 发表于 2024-7-2 14:23:11 | 显示全部楼层


ac1ac 发表于 2024-7-2 14:21
看起来像是你的adder4这个文件里面的名称不是adder4


module addr4 (a, b, cin, s, cout,vddl,vssl);

就是module后面的命名
发表于 2024-7-2 15:08:08 | 显示全部楼层


ac1ac 发表于 2024-7-2 14:23
module addr4 (a, b, cin, s, cout,vddl,vssl);

就是module后面的命名


我就是提供的demo基本没改懂,照着数模混合仿真实例(数字verilog作为顶层)VCS+Xa - 知乎 (zhihu.com)这个流程,就一直报这个错误,module后面就是addr4
b88ff9085321bced962619f2de2fa454.png
发表于 2024-7-2 17:19:37 | 显示全部楼层


ac1ac 发表于 2024-7-2 14:23
module addr4 (a, b, cin, s, cout,vddl,vssl);

就是module后面的命名


我就是跑的demo,应该是addr4,我根据数模混合仿真实例(数字verilog作为顶层)VCS+Xa - 知乎 (zhihu.com)修改的,就是一直报错。
b88ff9085321bced962619f2de2fa454.png
 楼主| 发表于 2024-7-3 10:39:30 | 显示全部楼层


zh17863817115 发表于 2024-7-2 17:19
我就是跑的demo,应该是addr4,我根据数模混合仿真实例(数字verilog作为顶层)VCS+Xa - 知乎 (zhihu.com ...


我也是才接触这些,你的adder4.spi文件用的那个啊,是VCS里的那个吗
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