verilog-A求助！！！急急急

qgbfhl

看一个verilog-A程序给我看懵了，求助一下大家

这个state变量声明的时候没有被赋值，为什么一上来就能用if判断它的值呢？

amodaman

这说明在运行的时候@cross(V(clk)-Vth,1) 这个事件不是最先发生的，等到它发生的时候，其他的事件已经（somehow）把state这个变量初始化赋值了。这是我猜的，好久不跑Verilog-A了，生疏莫怪。

qgbfhl

   

amodaman 发表于 2024-3-16 20:23
这说明在运行的时候@cross(V(clk)-Vth,1) 这个事件不是最先发生的，等到它发生的时候，其他的事件已经（som ...

这是SAR ADC的代码，这个代码一直在判断state的值诶，是不是一开始就默认state为0

amodaman

   

qgbfhl 发表于 2024-3-16 20:28
这是SAR ADC的代码，这个代码一直在判断state的值诶，是不是一开始就默认state为0
...

这只能说明在判断语句中，如果不赋值，判断的结果就是为 nil，而不会为 t。


我给你一个最简单的例子，在附图中，首先一个state=1的语句在verilog-A中，这时候，从运行的输出来看，代码中要求打印的句子被反复打印出来了，说明赋值有效。

另一张图里面，state=1的语句被注释掉了，这时候运行的结果是不同的，Spectre不会报错，但是判断语句肯定是 nil了，看不到任何打印的句子。

这就说明一切。

chungming

  "这个state变量声明的时候没有被赋值，为什么一上来就能用if判断它的值呢？"

Verilog-AMS integer預設值是0阿,  Google 一下也可以找的到:

"Integers are initialized at the start of a simulation depending on how they are used. Integer variables whose values are assigned in an analog process default to an initial value of zero (0)."

qgbfhl

   

amodaman 发表于 2024-3-16 21:17
这只能说明在判断语句中，如果不赋值，判断的结果就是为 nil，而不会为 t。

谢谢佬，学到了，以后我就这样验证了！！！

qgbfhl

   

chungming 发表于 2024-3-17 18:20
"这个state变量声明的时候没有被赋值，为什么一上来就能用if判断它的值呢？"

verilog-A我速成的，有些语法点也不知道，以后google一下就好了，谢谢佬！