小数分频PLL的噪声仿真是否能用叠加原理

tanborui123 · 发表于 2024-3-7 17:22:12

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整数分频的PLL锁定后有稳态工作点，所以我们可以把他拆成几个模块分别仿真噪声之后用传输函数在输出端求和，这样做的本质也是因为PLL输入时钟与输出时钟频率差太大的时候，直接仿真PSS没法收敛。

但是小数PLL明显是没有严格意义上的锁定状态的，也没有稳态工作点，但是我们是否能先单独仿真DSM接入环路后，得到量化噪声在输出端的噪声贡献，但是这一部分是时域仿真，得到的量化噪声单独贡献的相位噪声谱密度是时域通过数学变化求得的，而不是实际在频率仿真的，但是结果应该相差不会太大？

其他部分的噪声就按照整数的方式来进行，VCO设置锁定到目标小数频率，分频器还是只设置为整数部分的值，PFDCP输入信号还是照旧。

最后把两个相位噪声谱密度相加，这样的叠加对吗，希望有经验的前辈指点一二，不对的话，小数PLL的噪声该怎么仿真呢

tanborui123 · 发表于 2024-3-8 09:20:24

自己顶一下

磐磬 · 发表于 2024-3-8 10:30:05

和整数环相比，小数环的VCO输出噪声只是多了一个DSM的噪声。可以和整数环一样直接把各个部分的噪声乘以传输函数之后再叠加。但是，PFDCP对相差的转换是存在非线性的，这个非线性会把本来已经被搬运到高频的SDM噪声折叠到带内。所以直接叠加的噪声和实际测试会有一些差别。

zxkl317408 · 发表于 2024-3-8 10:35:18

磐磬发表于 2024-3-8 10:30
和整数环相比，小数环的VCO输出噪声只是多了一个DSM的噪声。可以和整数环一样直接把各个部分的噪声乘以传输 ...

牛逼，说的很对

tanborui123 · 发表于 2024-3-8 10:49:24

磐磬发表于 2024-3-8 10:30
和整数环相比，小数环的VCO输出噪声只是多了一个DSM的噪声。可以和整数环一样直接把各个部分的噪声乘以传输 ...

我想你的回答的整体的意思是小数锁相环的噪声模型和整数的仅仅只差在分频比被写成了N.f, 在相位域上看整体上依旧是个线性模型。对于非线性这一点，当我直接带上DSM在时域上仿真的时候，非线性实际上已经出现在输出端了。在真实工作条件下，比如VCO的控制电压不是不是一个DC值，但是如果建立一个相位域的模型的话，VCO的控制电压就是DC值，因为你可以直接在相位上除以N.f这个小数。我的意思是，把实际上的时域的VCO的控制电压拆开成DSM和DC值的做法是不是正确的，或者说他们两个是不是可以理解成非相干的两个变量不会互相影响从而可以直接叠加。

磐磬 · 发表于 2024-3-8 10:55:46

tanborui123 发表于 2024-3-8 10:49
我想你的回答的整体的意思是小数锁相环的噪声模型和整数的仅仅只差在分频比被写成了N.f, 在相位域上看整 ...

我觉得不同的噪声源经过传函之后是可以直接叠加的，我的意思是小数环不仅仅是叠加SDM的噪声，还有折叠到带内的噪声

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