PZ仿真出现RHP

XXXiab

   

2574555823 发表于 2024-3-5 14:10
之前在论坛见过类似的，拉扎维书上前几章有说过，叫什么我忘了

老哥我发现是我的classAB管子的Vds过大导致的，好像是因为mos管饱和随着Vds的增加产生bulk漏电，由此引起到地电阻的变化、极点的变化，所以我的电路产生了RHP。然后现在问题是如何调节这个Vds使其降低，老哥有什么建议呢？

blue810204

RHP是什么？

XXXiab

   

blue810204 发表于 2024-3-6 10:22
RHP是什么？

右半平面极点

2574555823

   

XXXiab 发表于 2024-3-5 22:49
老哥我发现是我的classAB管子的Vds过大导致的，好像是因为mos管饱和随着Vds的增加产生bulk漏电，由此引起 ...

这个其实不用管，这是你仿真方法导致的，实际应用一般是负反馈稳定在正常点。你的仿真电路需要调整以下，搭成单位负反馈的结构，然后反馈回路加一个大电阻并一个大电容，电容放在vin-的位置。可以去网上搜一下运放的AC仿真电路

tStone

请参考Gray教材：
《模拟集成电路的分析与设计·第四版》，1.9节 MOS晶体管中的衬底电流

XXXiab

   

2574555823 发表于 2024-3-6 13:38
这个其实不用管，这是你仿真方法导致的，实际应用一般是负反馈稳定在正常点。你的仿真电路需要调整以下， ...

这样的话还是没有解决好像

Analog_2020

   

XXXiab 发表于 2024-3-5 22:49
老哥我发现是我的classAB管子的Vds过大导致的，好像是因为mos管饱和随着Vds的增加产生bulk漏电，由此引起 ...

跨导线性环中间插一对P、Nmos的使能管隔离一下

2574555823

   

XXXiab 发表于 2024-3-7 17:44
这样的话还是没有解决好像

模拟IC之STB仿真和AC仿真对比 - 知乎 (zhihu.com)

两种方法都可以，你试一试

lemon乐飞

这段Phase曲线上翘是由于浮栅管NMOS D端电压比较高，DB之间的漏电改变了输出阻抗导致的，根据实际流片结果这个衬底漏电不会有那么大，只是仿真model的问题。如果还是担心，可以用DNW的NMOS管，将衬底接到Source端；如果只是仿真的话，可以直接将NMOS的衬底接到Source端就可以看到改善

XXXiab

   

lemon乐飞 发表于 2024-3-8 16:09
这段Phase曲线上翘是由于浮栅管NMOS D端电压比较高，DB之间的漏电改变了输出阻抗导致的，根据实际流片结果 ...

感谢老哥！！确实发现了改善，就是因为压降太大了