Cadence中使用verilog头文件报错

xdf666 · 发表于 2024-2-26 17:05:20

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各位前辈好！小弟在使用cadence混合信号仿真时遇到了一些问题。

问题1：无法导入专门定义宏模块的头文件。
按照图示中的流程导入代码，报了许多错。

xdf666 · 发表于 2024-2-26 17:09:12

问题2：我新建了一个文件保存宏定义以后，在其它文件中无法引用此头文件。此时的报错与之前尝试导入头文件时的报错一样。

xdf666 · 发表于 2024-2-26 17:10:02

请问在cadence中如何定义、引用verilog头文件呢？如果有前辈指点一二，万分感谢！

xdf666 · 发表于 2024-2-26 20:48:22

有没有人来指导一下啊

kk2009 · 发表于 2024-2-27 06:30:38

这些应该定义成 function或者task。

xdf666 · 发表于 2024-2-27 09:35:17

kk2009 发表于 2024-2-27 06:30
这些应该定义成 function或者task。

好的感谢您。我学学这两个。

spare01 · 发表于 2024-2-27 13:33:09

xdf666 发表于 2024-2-27 09:35
好的感谢您。我学学这两个。

有用吗

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