sigma delta 调制器晶体管化过程中，将理想运放换成实际运放之后噪底抬升明显

cys114514 · 发表于 2024-2-26 13:10:22

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本帖最后由 cys114514 于 2024-2-26 13:42 编辑

sigma delta 调制器晶体管化过程中，将理想运放换成实际运放之后噪底抬升明显

下面三张fft图依次是：①两级积分器都是理想运放；②第一级积分器实际运放+第二级积分器理想运放；③两级积分器都是实际运放。可以看出噪底抬升，SNDR明显下降。
我最开始觉得噪底抬升可能是积分器环路增益不够，然后用pss+pac仿了一下积分器环路增益大概74dB，把这个增益带到simulink模型里面发现噪底虽然抬升，但是对SNDR基本没啥影响

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然后就在想是不是运放的SC_CMFB的时钟频率有问题，后来就用扫参那种方法跑了一下不同的SC_CMFB时钟频率，然后也把这个可能性排除掉了。目前就陷入困境，不知道该怎么解决这个问题。
有没有大佬能指点一二。

xdf666 · 发表于 2024-2-26 15:41:58

本身实际的运放也贡献了噪声。如果你实际流片能得到图3的结果，也很牛逼了。

blue810204 · 发表于 2024-2-29 11:32:33

xdf666 发表于 2024-2-26 15:41
本身实际的运放也贡献了噪声。如果你实际流片能得到图3的结果，也很牛逼了。 ...

只能说一般，估计是前仿的，而且频率不高

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