一组ｂｕｓ的很多根线一起引到芯片外部，如何保证延时一样呢？？

scutlee

一组ｂｕｓ的很多根线一起引到芯片外部，如何保证延时一样呢？？

xuanzhiyilian

如果直接通过约束不算的话，可以试试以下几种方法：

1. 等长布线：确保每根线的长度相等，避免不同长度的导线引起的延时差异。在PCB设计中，可以使用差分对来平衡信号传输的延迟，并将信号路由在同一层或者相邻层上。

2. 同步时钟：通过使用同步时钟信号来控制总线上的数据传输。在发送和接收数据之前，先对发送端和接收端进行同步时钟校正，以确保数据在相同时间点被采样和处理。

3. 传输协议：选择合适的传输协议或总线架构来管理数据传输并保证延迟一致。例如，在高速通信中常用的协议如PCI Express、USB、Ethernet等都有自己的时序管理机制，能够帮助实现延迟一致性。

4. 缓冲器和驱动器：使用缓冲器和驱动器来提供稳定且相同的电压和电流输出，并减小导线阻抗对延迟造成影响。这些器件可以通过提供独立电源、调整电压摆幅等方式来控制信号质量。

5. 软件校正：如果硬件设计无法完全消除延迟差异，则可以通过软件算法进行校正。例如，在高速通信中，使用预留时间槽或插入等待周期（idle cycles）来适应不同延迟情况。

需要注意的是，以上方法可能需要结合具体应用场景和需求进行调试和优化。

scutlee

   

xuanzhiyilian 发表于 2024-2-23 20:30
如果直接通过约束不算的话，可以试试以下几种方法：

1. 等长布线：确保每根线的长度相等，避免不同长度的 ...

如果约束，应该怎么约束？？set_max_delay 和set_min_delay 可以不

robadi_wk

首先你的bus的输出需要保证是DFF输出，然后让后端在给你做PR的时候需要把这几个线尽可能的做到balance，试一下可不可以通过set_output_delay来约束，但是想做到绝对的一致是不可能的。不知道你什么情况下需要保证延时一致

丰少

io timing对整组信号做skew constrain，后端会保证这组信号到pad的时间在一个约束的范围