关于tsmcN65工艺中的蒙特卡洛仿真问题

black6655 · 发表于 2024-2-23 16:03:48

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最近在做一个tsmc65工艺的项目的bgr，在Virtuoso里面设计完，跑PVT全条件都没有什么问题，start up电路也确认过。但是跑蒙特卡洛仿真的时候，把With Mismatch Effect选项勾上在Mismatch_Sigma=3（使用的是mac模型），输出增益最差的时候会比pvt条件掉十几二十db，输出的电压甚至会出现从0.8到1.6V。请问大佬们，这个是我电路的问题，还是说仿真设置不对，Mismatch_Sigma应该设置为1，（我这里确实是想保障3σ，但是设置为1的时候的结果反而比较像别的工艺中计算的3σ的结果，设置为3的时候仿真结果就变得特别离谱了）

black6655 · 发表于 2024-2-26 10:59:02

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