带隙基准设计问题

姚老大的小跟班 · 发表于 2024-2-18 14:47:27

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为了提高psrr输出端挂了一个低通滤波，但是电容较大为100n，使输出电压的上电时间过长，该怎么调整，向各位大佬请教

newicing · 发表于 2024-2-18 15:10:46

本帖最后由 newicing 于 2024-2-18 15:12 编辑

片外？不然电容太大了，片上得好多面积。看了下在用得pdk，.18工艺，25u*25u的mim才1.25p，，，

姚老大的小跟班 · 发表于 2024-2-18 15:58:24

newicing 发表于 2024-2-18 15:10
片外？不然电容太大了，片上得好多面积。看了下在用得pdk，.18工艺，25u*25u的mim才1.25p，，， ...

您的意思是放在片内么，现在问题就是psrr和上电时间有点冲突

姚老大的小跟班 · 发表于 2024-2-18 15:59:29

newicing 发表于 2024-2-18 15:10
片外？不然电容太大了，片上得好多面积。看了下在用得pdk，.18工艺，25u*25u的mim才1.25p，，， ...

电容小了，高频时psrr也小了，上电是正常了，放电快了

jjtian_Jasper · 发表于 2024-2-18 16:12:14

启动时候短接电阻，稳定再接回来呗

姚老大的小跟班 · 发表于 2024-2-18 16:17:52

jjtian_Jasper 发表于 2024-2-18 16:12
启动时候短接电阻，稳定再接回来呗

我理解您的意思，但是咋操作呢，还请指教

good-game · 发表于 2024-2-18 16:38:31

做一个POR，上电时给电容充电，冲到一定电压值关掉充电通路；掉电时直接打开放电通路。

姚老大的小跟班 · 发表于 2024-2-18 22:31:34

good-game 发表于 2024-2-18 16:38
做一个POR，上电时给电容充电，冲到一定电压值关掉充电通路；掉电时直接打开放电通路。 ...

感谢指点

newicing · 发表于 2024-2-19 08:17:19

姚老大的小跟班发表于 2024-2-18 15:58
您的意思是放在片内么，现在问题就是psrr和上电时间有点冲突

片内不可行的，这么大的电容

[求助] 带隙基准设计问题