PLL中的可编程分频器

its_aleix

我做这个结构发现的一个问题就是，会出现小数频率，两个级联之后，P0=1时，第一级的输出，按理说和图中这样是对的，吞一个fin周期，，但是我这边确实图2那样的跳动的频率。一开始以为是输入频率大小导致的，后来试了一下低频和高频，发现都这样。看了电路结构也没啥问题，最终输出也没问题，功能正常。但中间频率就是做不到和论文里一样hhhh。不知道论坛做过这个结构的大佬们有没有碰到这个问题。。。。。。。