PLL中的可编程分频器

its_aleix

我做这个结构发现的一个问题就是，会出现小数频率，两个级联之后，P0=1时，第一级的输出，按理说和图中这样是对的，吞一个fin周期，，但是我这边确实图2那样的跳动的频率。一开始以为是输入频率大小导致的，后来试了一下低频和高频，发现都这样。看了电路结构也没啥问题，最终输出也没问题，功能正常。但中间频率就是做不到和论文里一样hhhh。不知道论坛做过这个结构的大佬们有没有碰到这个问题。。。。。。。

ReThinkerZ

可以看一下这个https://blog.eetop.cn/blog-1777474-6962046.html

JerryKinggg

大佬你好，小弟采用相同结构复现分频器，为什么得到的分频效果与论文中理论完全不同！！！！
在Min=P=vdd的情况下，按理来说对于单级分频器是得到分频比为3，但是我这边实验得出的结果分频比为4！！！！
我自己检查了很多遍电路的连接，实在是无能为力
附件是仿真结果以及电路结果

chenkuo11042204

MMDIV有几个难点，1/实现静态任意分频比的控制逻辑，比如 1~N。2/实现分频比的连续动态切换，N->N+1->N,尤其N=3，7，15，31，63时要用时序控制下一级div23使能。尤其容易出错。3/输入信号的频率提高到16G~28G，分频比更新速度在2G以上时，控制逻辑如何设计。4/在配合PI减小量化步长的时候如何规避或利用duty不好这个特点实现最大的插相建立时间。

小丑橘

   

chenkuo11042204 发表于 2025-10-12 00:34
MMDIV有几个难点，1/实现静态任意分频比的控制逻辑，比如 1~N。2/实现分频比的连续动态切换，N->N+1->N,尤 ...

遇到了2的问题，请问用时序控制下一级div23使能如何实现呢？
我用P2控制下一级div23的clk发现不行。

LSnowPine

这个一般是从低bit的往高bit的拓展吧

Min_Johnson

学习一下！

hglsy

占空比不固定，低电平通常是8个周期，占空比也会随分频比和周期变化

seuxiaoming

谢谢分享