PLL中的可编程分频器

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PLL的loop中经常会用到一种可编程的分频器，可以实现2~[2^(n+1)]-1范围内任意分频，但是分频之后的信号不是50%占空比的。这种结构如图1所示，用了n个2/3 cell级联
，2/3 cell的逻辑实现如图2所示。这个结构是如何实现2~[2^(n+1)]-1范围内任意分频的，又有P信号，又有mod信号，有没有大神大概讲一下工作原理和逻辑，谢谢！（附参考论文）
A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35um CMO.pdf (155.93 KB, 下载次数: 246 )

2024-2-8 17:09 上传

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gubels

Love it,, Tnx..

idlechess

学习下

kk2009

里面已经说明了怎么实现的啦，
假设X分频，就是要X=2^n+2^(n-1)*pn-1+2^(n-2)*pn-2+...+2*p1+p0.

而采用加or的架构，只是影响到minimum division ratio。

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kk2009 发表于 2024-2-14 05:41
里面已经说明了怎么实现的啦，
假设X分频，就是要X=2^n+2^(n-1)*pn-1+2^(n-2)*pn-2+...+2*p1+p0.

我就是这个地方没怎么看明白它是怎么实现这个逻辑的，能不能详细讲一下，谢谢！

zj5852761

去b站看最近李致毅老师讲的PLL课程，还挺好理解的

Chris_foo

一篇相关的资料可以参考一下。

老妖800

Chris_foo 发表于 2024-3-1 09:31
一篇相关的资料可以参考一下。

                               
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非常感谢你的分享，请问该文章的作者是谁呢？或者请问还有没有该作者，另外其他篇介绍MMD的blog呢？
麻烦了，谢谢

krr

哈喽，我最近也在看这个分频器，可以一起交流，我V：H2056L

469470412

谢谢分享