为什么Verilog-A写的代码会改变仿真的步长？

爱的战士

麻烦各位大佬指点，谢谢
1. 楼主写了一个比较器的verilogA模块，希望能加快仿真，但是使用这个代码之后，仿真的步长变得特别短，仿真变得更慢了。这个问题我一直不知道怎么解决。

2. 还有一个问题，请问analogLib里的激励源是用什么东西写的？我希望能用verilogA自定义一个随时间变化的激励源，是一个斜率固定的斜坡信号，但是直接用transition函数出来的是一段一段的弧，V(vout) = transition(k*$realtime,1p,1p,1p)。

df542342

听你说的现象，感觉应该是你的运放太理想了(突变的特性、绝对的高阻节点、无限大的增益等等)，影响了仿真的收敛性，仿真老是不收敛表现为仿真的步长变得特别短。
你把比较器的特性改平滑一些试试；可以eetop看看能不能搜到现成的代码。

david_reg

一个可能的原因是transiiton filter里面的变量有电压信号. 比如这句
V(COMP)<+transition(V(LATCH),...)
transition filter里面最好使用值为常数的分段线性变量.

Use the transition filter only to smooth piecewise constant waveforms.
• The transition filter causes the simulator to place timepoints at both corners of a transition when the input signal changes. If a transition filter is applied to a continuous signal, each time the signal changes, the simulator would place time-points. This can dramatically slow down the simulation.
– Bad practice: V(out) <+ transition(discVal * V(in), 0, tr, tf);
– Good practice: V(out) <+ transition(discVal, 0,tr, tf) * V(in);

爱的战士

david_reg 发表于 2024-2-13 20:52
一个可能的原因是transiiton filter里面的变量有电压信号. 比如这句
V(COMP)

明白了，我去试试，感谢回复！

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请问您这段英语内容是从哪本书上引用的？我在我有的资料里搜索了一下，没有找到这段话。

david_reg

爱的战士 发表于 2024-2-18 14:01
明白了，我去试试，感谢回复！

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这是cadence support网站里面的一篇文档中:

"Verilog-A Compact Models - Best Coding Practices"