多比特离散Sigma Delta调制器的反馈DAC设计

WZY9806 · 发表于 2024-2-1 09:34:33

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我要做一个离散多比特SDM，量化器为5比特SAR ADC，时序设计为clk1相位积分器采样，同时量化器采样，clk2相位积分器积分，同时量化器完成转换。在下一个clk1的上升沿把量化器的输出给到积分器的反馈DAC，在下一个clk2相位进行积分器积分和反馈DAC反馈。想问一下这样的时序设计有问题吗？

castrader · 发表于 2024-2-1 12:22:51

不可以，这样你的反馈相比较采样是延迟了一个整周期，传递函数会有变化。

WZY9806 · 发表于 2024-2-1 13:26:24

离散SDM的反馈的不就是上一周期的量化器码值嘛？那请问您觉得时序应该是怎样的呢

castrader · 发表于 2024-2-1 14:58:12

典型的SDM应该是一个时钟周期内高电平采样低电平带上反馈结果积分（相位反过来也行）
你这样做就是高电平采样（信号加上上一次反馈结果），低电平积分
反馈结果的传输加了一级延迟。

WZY9806 · 发表于 2024-2-2 08:31:46

您好，我的时序应该是按您说的这种“高电平采样低电平反馈结果并积分”，只是在clk1上升沿的时候把上一周期量化器的码打出来，但是在clk2也就是积分相位才进行反馈

castrader · 发表于 2024-2-2 09:04:05

本帖最后由 castrader 于 2024-2-2 09:05 编辑

是这样的啊，所以我才说你的反馈信号在整个系统中是比原典型结构延迟了一个周期才实现的。

不是说这样一定不行，而是这样做，系统传递函数里面你在反馈通路上需要多加一个z^-1，看看会发生什么变化

WZY9806 · 发表于 2024-2-2 09:11:53

但是我在matlab里仿真，对于反馈加不加z的-1次方没有区别

castrader · 发表于 2024-2-2 15:05:16

嗯，改一下之前的结论，我也不确定是否不行。
我之前做过一个像你说的这样的multi-bit的SDM，也是反馈延迟了这么一级，后来电路仿真结果就很差，而换成没延迟的就是好的，能证明至少主回路是没问题的。
当时没深究问题，认为是反馈多了一级延迟造成传递函数出问题了。

WZY9806 · 发表于 2024-3-29 14:50:31

castrader 发表于 2024-2-2 15:05
嗯，改一下之前的结论，我也不确定是否不行。
我之前做过一个像你说的这样的multi-bit的SDM，也是反馈延迟 ...

已经仿出来了，是在积分器的采样相位就完成量化器的采样和量化，然后在积分相位的上升沿进行反馈，感谢您之前的回复

BJUTZZM · 发表于 2024-11-6 15:22:53

您好，最近我也打算做一个多比特离散Sigma Delta ADC，方便问下您的设计指标是多少吗？

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