关于Vivado 自带的MIG AXI4接口DDR 控制器example desgin的 疑问

矿工联盟盟主

Hi sirs,

(1)使用Vivado 18.3生成MIG AXI4接口的DDR 控制器, 然后生成Vivado自带的example design 来观察这个IP的行为. example design 整个工程完全由Vivado 生成,我们没修改编写.  example design 中还附带了DDR3 model, 并会在TCL console里面反馈命令及操作.
(2)其中关于DDR 写入地址的部分感觉不太理解。按照我们的理解, 控制端发送给AXI4接口的写入地址应该和DDR3 model 反馈收到的一致. 但是如下图, 发送端发送awaddr HEX 0924920 给AXI4接口, 但此时DDR3 model收到的命令是往“bank 0 row 1249 col 0090”写入数据(可以看到图中,写入的数据是正确的). 将bank 0 row 1249 col 0090按照格式转换成awaddr 应该是492490, 恰好是控制器写入地址0924920的一半. 正常不应该是0924920这个值本身吗?
(3)后续的仿真我又转换了一下,DDR3 model 在TCL console反馈的值都是写入值的一半.看起来是有规律的.


请问有哪位了解这一部分吗? 是否是我们的理解哪里有问题? 麻烦指点或提示一下,感谢.

ht_lch

你得知道mig ddr controller的地址映射方式

矿工联盟盟主

ht_lch 发表于 2024-1-21 23:36
你得知道mig ddr controller的地址映射方式

谢谢您的回复.

您说的映射指的是 mig ddr controller AXI interface 输入的地址和 DDR3 model 地址的对应关系吗? 我把我这边的理解和信息（来自Xilinx定义）做成了下图, 其实也就是上面文字的说明.
或者您说的映射是其他的技术概念, 可否指点一下或者有什么相关的参考资料吗?

ht_lch

矿工联盟盟主 发表于 2024-1-22 01:17
谢谢您的回复.

您说的映射指的是 mig ddr controller AXI interface 输入的地址和 DDR3 model 地址的对 ...

就是这个映射关系图

矿工联盟盟主

ht_lch 发表于 2024-1-22 10:19
就是这个映射关系图

嗯,好的. 那我理解应该没错. 这个部分我感觉是有问题的,还没找到答案。 谢谢你,工作顺利.

ht_lch

矿工联盟盟主 发表于 2024-1-22 11:45
嗯,好的. 那我理解应该没错. 这个部分我感觉是有问题的,还没找到答案。 谢谢你,工作顺利.
...

客气了