连续时间sd调制器verilogA建模问题

xiuxiu_vvv · 发表于 2024-1-16 15:51:53

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小弟在对调制器建模的时候，用matlab事先建模设计得到的系数可以大约实现20bit以上的性能，但是将系数例化到verilogA电路的时候，发现整体性能出来只有11-12bit，而且调系数和积分电容等参数都还是这样，里面没有对非理想因素建模，都是理想的模块，动态范围系数缩放也尝试了，但是性能还是没有变化，想问一下大家我需要从什么地方调整才可以接近matlab建模性能呢？
Fs=5.12M osr=512
下面是我的建模和波形图

gubo1 · 发表于 2024-1-17 15:36:36

反馈的DAC信号的延迟与matlab不一样？？我最近也在看sd adc，好多都没看懂。请问你这个模型的传输函数使用啥算出来的，matlab的sd tool box哇？

xiuxiu_vvv · 发表于 2024-1-17 16:18:21

gubo1 发表于 2024-1-17 15:36
反馈的DAC信号的延迟与matlab不一样？？我最近也在看sd adc，好多都没看懂。请问你这个模型的传输函数使用 ...

传输函数是用sdtoolbox的NTF函数算出来的，系数是根据结构对应的

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