在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 498|回复: 2

[原创] Verilog/SystemVerilog Setup in Vim

[复制链接]
发表于 2024-1-10 17:09:58 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
一些vim环境搭建的笔记,主要包括ctag生成与跳转,vim-ale lint,以及两个开源sv linter的使用。
目前还在完善中。



https://alvinrolling.github.io/eda/uvm/Vim_SV_UVM/

发表于 2024-1-18 16:02:13 | 显示全部楼层
支持一下
发表于 2024-1-18 20:19:45 | 显示全部楼层
用了试试
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-16 05:53 , Processed in 0.015512 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表