关于寄存器X态传播问题

又来长脑了 · 发表于 2023-12-21 14:04:58

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一开始PLL时钟时钟输出为X态，后边接了一个分频器模块，后续PLL有时钟后为什么分频器输出的时钟还是X态，只有单独复位一次分频器模块才行，这是为什么，这些X态只能复位清除吗？

gaurson · 发表于 2023-12-22 19:08:05

要看你的分频器怎么设计的，没有复位的话，分频器内部的reg还是X态。

kuaixuebao · 发表于 2023-12-27 15:46:39

二楼正解

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