咨询下两相非交叠时钟的非交叠时间设定

jcxwzy

SDM ADC的采样频率是20MHz，其中两相非交叠时钟左右共计约有9ns不交叠，相当于采样周期45ns，保持周期54ns；

考虑到采样周期SIGNAL有将近一半时间都在进行建立，想把采样周期设置长一些；



这个不交叠时间一般是设置多久的？

jcxwzy

然后在时钟非交叠的时候，采样信号会有如上图所示的凸起，这个现象正常不？

lpl_bys

如果能上具体的电路图就更好了

gtfei

不交叠时间设置在保证PVT裕量足够的基础上尽量小，具体多小没有个定值，太大会吃掉采样/积分段的时间，太小会削弱对沟道注入和时钟馈通的抑制。
另外，采样和积分都是在对应时钟的高电平段实现，所以对于你的仿真图中不存在什么采样45ns，积分55ns，采样和积分都是高电平时段45ns的时间长度。
减小输入信号采样的建立误差，主要操作在于：
1.减小开关导通电阻和采样电容值，导通电阻大小和时钟馈通、沟道注入折中，采样电容大小和KT/C噪声折中
2.提升前级buffer输出驱动能力、压摆率、带宽，帮助采样时输入信号的快速建立

jcxwzy

   

gtfei 发表于 2023-12-21 14:36
不交叠时间设置在保证PVT裕量足够的基础上尽量小，具体多小没有个定值，太大会吃掉采样/积分段的时间，太小 ...

多谢回答，确实很细致；

仿真发现SDM的采样保持会影响buffer的输出，导致其THD下降，而且和VDD相关，单独仿真前级buffer是不会出现这种情况；这种情况会不会是SDM中开关dominant？

gtfei

   

jcxwzy 发表于 2023-12-21 15:42
多谢回答，确实很细致；

仿真发现SDM的采样保持会影响buffer的输出，导致其THD下降，而且和VDD相关，单 ...

你两者的仿真条件不一致，不能拿来对比说明。联合仿真时，SDM中的采样电容和采样通路会连接到buffer处，充当buffer的实际负载（还是个很难模拟的随时钟切换的动态负载），从而改变buffer的输出特性，而单独对buffer仿真时的条件太理想了。

jcxwzy

   

gtfei 发表于 2023-12-21 15:55
你两者的仿真条件不一致，不能拿来对比说明。联合仿真时，SDM中的采样电容和采样通路会连接到buffer处， ...

确实是这样，我目前只能通过调节SDM输入级采样保持开关尺寸，以及chopper开关尺寸来提升THD，不过这个仿真比较消耗时间，有没有办法从时域的角度看出来信号的THD恶化？

                               
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我目前判断的是受采样保持影响，buffer输出并不能平稳得建立，上图中黄色为buffer之前，粉色为buffer之后，粉色信号冲上去后处于类似振荡状态，需要时间才能稳定，可能导致THD下降；

gtfei

   

jcxwzy 发表于 2023-12-21 16:02
确实是这样，我目前只能通过调节SDM输入级采样保持开关尺寸，以及chopper开关尺寸来提升THD，不过这个仿 ...

一般来说瞬态仿真是无法定量看出对THD做出了多大的影响，只能定性的去分析建立的准确度和信号恢复的速度，如果你怀疑THD下降是BUFFER引起的，你可以尝试对比理想运放进行仿真，带着SDM一起跑，关注BUFFER输出的信号THD，单次仿真用SPECTREX的MX精度加16CPU核，只是前仿的话应该挺快就能跑出来，三四个小时的事

jcxwzy

   

gtfei 发表于 2023-12-24 15:48
一般来说瞬态仿真是无法定量看出对THD做出了多大的影响，只能定性的去分析建立的准确度和信号恢复的速度， ...

好的，多谢，不过现在用的virtuoso 618还没有spectreX；

gtfei

   

jcxwzy 发表于 2023-12-25 10:19
好的，多谢，不过现在用的virtuoso 618还没有spectreX；

那就+aps +mt=16 使用中等精度moderate进行debug，后续优化后切高精度，再然后加tran-noise