锁存器（LATCH）的verilog写法？

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    请教大佬一个问题：带异步复位/置位的LATCH如何用verilog准确描述？
    我的代码示例如下所示，但是dc工具综合出来的可能并不是带有复位或者置位的standard cell。而且有时候LATCH的G端并不一定是我写的clk，被综合成了其他组合出来的逻辑。难道需要手动按bit例化standard cell？那代码挺多的。
        reg    [1:0]  Q;
        always @(*) begin
            if (~rst_n)
                Q <= 2'b10;
            else if (clk)
                Q <= D;
        end

icdane

something like this: (do not remember the syntax exactly)
always @(risedge clk or ~rst_n) begin

yuanpin318

DC 有时候是这样的，我也遇到过。即使我们加了synopsys的伪命令，还是给出了像你一样的错误的结果。我们的解决方案是把latch单独写成一个module，然后要加伪命令。在用的时候例化latch 模块就可以了。问过Synopsys, 他们也没给出好的解决方案。所以我们现在用到latch都是这么写的。

hxy2018

icdane 发表于 2023-12-20 08:59
something like this: (do not remember the syntax exactly)
always @(risedge clk or ~rst_n) begin

  always @(risedge clk or negedge rst_n) begin

      if (!rst_n) begin
                Q <= 2'b10;
      end
      else begin
                Q <= D;
      end

  end

harry_hust

综合的时候 clk 应该是被 create 为 clock 了吧，所以这个不是一个普通信号，是 clock tree 上的，会被当成 clock 生成其他 cell 或 逻辑。如果一定要用 clock 做 latch.G 那为啥不直接用个 ff ？

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yuanpin318 发表于 2023-12-20 09:37
DC 有时候是这样的，我也遇到过。即使我们加了synopsys的伪命令，还是给出了像你一样的错误的结果。我们的 ...

为了保证可靠性，我现在也是把LATCH封装成module，直接参数化例化。没找到其他可靠办法。(≖_≖ )

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harry_hust 发表于 2023-12-20 10:32
综合的时候 clk 应该是被 create 为 clock 了吧，所以这个不是一个普通信号，是 clock tree 上的，会被当成 ...

我现在用的LATCH的G端时钟是经过门控的clock，我的理解是锁存器的G端用时钟的话，做时序分析会容易。

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harry_hust 发表于 2023-12-20 10:32
综合的时候 clk 应该是被 create 为 clock 了吧，所以这个不是一个普通信号，是 clock tree 上的，会被当成 ...

我现在做的项目有大几百个byte的配置寄存器，为了降低面积，把这部分采用LATCH做。

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hxy2018 发表于 2023-12-20 10:10
always @(risedge clk or negedge rst_n) begin

      if (!rst_n) begin

这不符合verilog语法规则吧，报语法错误。

Anturze

综合时门控单元选择LATCH