请问这个notifier为啥时x态，这样正常吗？

modoalos

新人跑后仿没发现问题，但是老板找到个x态，不知道为啥会这样


工艺库里该模块代码如下

module DRQHDV0 (D, RD, CK, Q);
  input D, RD, CK;

  output Q;
  reg NOTIFIER;
  supply1 xSN;

wire ENABLE_D;

  not   XX0 (xRN,RD);
  buf     IC (clk,CK);
  udp_dff I0 (n0,D, clk, xRN, xSN, NOTIFIER);
  buf     I1 (Q, n0);

  assign ENABLE_D= (D) ? 1'b1:1'b0;



  `ifdef functional // functional //

  `else // functional //
    not SMC_I5(ENABLE_NOT_RD,RD);


  specify


        // arc CK --> Q
        (posedge CK => (Q : D))  = (1.0,1.0);

        if(CK==1'b0 && D==1'b0)
        // arc RD --> Q
        (posedge RD => (Q : 1'b0))  = (1.0,1.0);

        if(CK==1'b0 && D==1'b1)
        // arc RD --> Q
        (posedge RD => (Q : 1'b0))  = (1.0,1.0);

        if(CK==1'b1 && D==1'b0)
        // arc RD --> Q
        (posedge RD => (Q : 1'b0))  = (1.0,1.0);

        if(CK==1'b1 && D==1'b1)
        // arc RD --> Q
        (posedge RD => (Q : 1'b0))  = (1.0,1.0);

        $width(negedge CK,1.0,0,NOTIFIER);

        $width(posedge CK,1.0,0,NOTIFIER);

        $setuphold(posedge CK &&& (ENABLE_NOT_RD == 1'b1),
            negedge D &&& (ENABLE_NOT_RD == 1'b1), 1.0, 1.0, NOTIFIER);

        $setuphold(posedge CK &&& (ENABLE_NOT_RD == 1'b1),
            posedge D &&& (ENABLE_NOT_RD == 1'b1), 1.0, 1.0, NOTIFIER);



        $setuphold(posedge CK &&& (ENABLE_D == 1'b1), negedge RD &&& (ENABLE_D == 1'b1), 1.0, 1.0, NOTIFIER);


        $width(posedge RD,1.0,0,NOTIFIER);


  endspecify

  `endif // functional //
endmodule
`endcelldefine

jasper0608

你是跑rtl sim還是gate level sim帶sdf?

modoalos

jasper0608 发表于 2023-12-13 08:33
你是跑rtl sim還是gate level sim帶sdf?

pr之后的gate_level_sim带sdf