写SDC时遇到的几个小问题，求助各位大侠

Bradji · 发表于 2023-12-8 11:11:54

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菜鸟提问，CTS前是不是应该所有的CLK都在SDC里面定义好？即使有些CLK是送到Chip外的。在Chip内并没有驱动任何DFF，这些的CLK有必要全部定义好吗？这个定义了是不是利于CTS对这些CLK做特殊处理？

还有一个小问题，时钟结构里面有那种多个Mux结构，如果要做SI分析，是不是每过一个MUX都要定义时钟然后做physically exclusive，衍生的时钟是会继承physically exclusive这个属性的吧？重复定义这个clock group会有问题吗？如果不做SI分析，是不是直接在源时钟处定义成异步时钟组，单纯分开不同clk domain就可以了？

cxksyue · 发表于 2023-12-8 13:34:10

本帖最后由 cxksyue 于 2023-12-8 13:35 编辑

1.送出去的时钟需要定义clock，这样后端长时钟树的时候才会用特殊的cell
2.不需要给每个mux后面都定义时钟

nirvana_pear · 发表于 2023-12-8 14:44:52

physical exclusive大概不会影响cts本身，但是会影响STA时候的si分析

Bradji · 发表于 2023-12-8 16:48:55

懂了谢谢各位前辈

jinfeier · 发表于 2023-12-15 09:46:13

想请问下，由于设计问题，有些clk无法在sdc中定义，那么STA工具只是不会分析它，实际这个pin还是会传递时钟是吧

Bradji · 发表于 2023-12-18 11:04:48

jinfeier 发表于 2023-12-15 09:46
想请问下，由于设计问题，有些clk无法在sdc中定义，那么STA工具只是不会分析它，实际这个pin还是会传递时钟 ...

STA时候Check design check timing都会报有些reg没有时钟驱动的，你如果没有定义的话会导致STA分析不到这条路径，假设这条路径出问题的话你芯片就有问题呀，建议desginer改下设计。

jinfeier · 发表于 2024-1-2 09:49:50

Bradji 发表于 2023-12-18 11:04
STA时候Check design check timing都会报有些reg没有时钟驱动的，你如果没有定义的话会导致STA分析不到这 ...

Hi 感谢大佬，这些约束不到的路径，是不是可以通过后仿由人工检查，可以实现和STA一样的效果，可以这样说吗。或者比如说对于同步设计，我所有路径都约束好，那PT+fm是否等同于后仿啦？

zero_0 · 发表于 2024-1-2 11:37:43

jinfeier 发表于 2024-1-2 09:49
Hi 感谢大佬，这些约束不到的路径，是不是可以通过后仿由人工检查，可以实现和STA一样的效果，可以这样说 ...

这些约束不到的路径，是不是可以通过后仿由人工检查，可以实现和STA一样的效果，可以这样说吗。
>> 不可以，覆盖率不可能做到STA一样，即使能做到运行时间也无法接受。约束不到的路径就要加约束

或者比如说对于同步设计，我所有路径都约束好，那PT+fm是否等同于后仿啦？

>> 后仿是必须的，STA依赖于约束的完整性和正确性，但后仿可以直接观察；后仿出的波形还用于做功耗分析和IR drop分析

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