【求助+混仿】Testbench model调用Netlist module

flscut · 发表于 2023-12-4 19:43:57

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本帖最后由 flscut 于 2023-12-4 19:45 编辑

[背景]：目前跑芯片后仿，顶层TB调用Chip netlist+ simulation model, 其中simulation model也是使用IP module组合而成，这些IP module也会在chip netlist中实现；

[问题]：我看到后仿环境里面，simulation model 调用IP module时，使用的是Chip netlist中的module，而非RTL module，导致仿真失败，请问要如何解决？
[工具]：C家的ncverilog及S家的VCS都试过，都是同样的问题！
[附加]：postgsim file_list使用的是”incdir+xxx“ "-v xxx.v"

西西在冰城 · 发表于 2023-12-5 09:41:12

把 chip netlist 声明的module注释掉？
看你的描述好像你同时对一个module有两种 rtl & netlist ，并且都放在了编译filelist里

flscut · 发表于 2023-12-11 09:08:51

西西在冰城发表于 2023-12-5 09:41
把 chip netlist 声明的module注释掉？
看你的描述好像你同时对一个module有两种 rtl & netlist ，并且都 ...

谢谢你的回复，最后还是用个笨办法，把RTL module改个名字&例化，让工具能更为可靠的识别

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