高速ADC时钟接收电路设计讨论

菜菜CC · 发表于 2023-11-27 14:40:38

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想请问下大家有高速ADC的时钟接收电路学习资料嘛？那些采样上GHz，ENOB在9Bit上的ADC采样时钟抖动通常都得小于几百甚至几十fs的，不知道是怎么做的

wkp1992101 · 发表于 2023-11-27 15:29:48

晶体+PLL

zhanweisu33 · 发表于 2023-11-27 16:49:32

时钟产生、时钟接收、时钟分发。。。

acocacol · 发表于 2023-11-28 09:16:05

抖动小，这个不是该看时钟的质量吗？

ffrontier · 发表于 2023-11-29 17:24:18

参考厂商的评估板

菜菜CC · 发表于 2023-11-29 20:35:39

acocacol 发表于 2023-11-28 09:16
抖动小，这个不是该看时钟的质量吗？

1GHz的时钟信号源抖动较小的大概在50fs左右吧，但是从差分信号源AC耦合进ADC内部再到具体的采样时钟，这个通路上引进的抖动需要仔细考虑吧

菜菜CC · 发表于 2023-11-29 20:37:00

wkp1992101 发表于 2023-11-27 15:29
晶体+PLL

是集成在ADC片内的吗？直接用晶体和PLL给ADC输入时钟？

菜菜CC · 发表于 2023-11-29 20:41:18

zhanweisu33 发表于 2023-11-27 16:49
时钟产生、时钟接收、时钟分发。。。

最重要的是时钟接收吧，从外部时钟源到片内ADC的输入时钟，我现在用65nm做的时钟接收电路，理想差分正弦波输入转单端方波，RMS Jitter就都得200fs左右了。不过我外部差分时钟信号摆幅给的0.1V，给高些0.2V摆幅的话可以100fs多。还得具体参考外部时钟源，大概有能产生1GHz的高质量时钟产品型号推荐吗？

菜菜CC · 发表于 2023-11-29 20:47:21

ffrontier 发表于 2023-11-29 17:24
参考厂商的评估板

你好谢谢，想请问下有相关链接可以看吗？我看ADI那些芯片手册里面好像都没有具体写输入时钟用哪些型号产品，只是给了个AC耦合输入电路

wkp1992101 · 发表于 2023-11-30 09:29:40

想办法降低对时钟的要求吧，不然会出现类似这种情况，芯片+板子成本100元，时钟源成本5000元

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