DDR3协议解读

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1 不同速率等级下的时序约束
（1）时钟CLK
备注：
RL：总体读延迟（The overall Read Latency），计算方法为AL+CL；
CL：CAS Latency。在一个时钟周期内，CAS控制从接受一个指令到执行指令之间的时间，该数据由MR0寄存器（A9~A11）控制（it is the delay, in clock cycles, between the internal Read command and the availability of the first bit of output data）；
CWL：CAS Write Latency，在一个写周期内，CAS控制从接受一个指令到执行指令之间的时间；
AL：附加延迟（Additive Latency），为了保持数据和时钟的有效高带宽，在读写命令经过芯片内部AL延时后输出，AL由内部寄存器控制，通过A3`A4进行配置；
SpeedGrade：同一款芯片因生产工艺的原因(芯片内部晶体管的长度和容值)导致可以支撑的最大速度不同（能够支持的最大速度由芯片完成生产后实际测试标定）。芯片生产过程中有一个过程叫做speed binning即通过一定的方法和一定的标准将芯片分成不同的速度等级（speedgrade）；

其中，重要的指标为tCH、tCL、tCK、JIT、tJIT。

（2）数据DQ

其中，对于DQ信号来讲，需要重点关注的指标为tDS、tDH（参见下图）；

（3）数据选通DQS

备注：
tWPRE是指当DQ信号发送之前，DQS会有一个从上到下再到上的信号，维持时间为一个tck，目的是提示内存控制器，读信号资料即将出现。同样地，在 DQ 信号即将结束的時候 DQS 也会有一个由下往上的信号，维持时间为0.5个tCK，这个信号我们称之为 Read Postamble，其用意主要是在提示 Memory Controller Read 的资料即将传送结束。

其中，对DQS信号来讲，需要重点关注的指标为tDQSS、tDQSH、tDQSL、tQSH、tQSL、tDSS、tDSH、tDQSCK。

（4）命令/地址信号

其中，对命令/地址信号来讲，需要重点关注的指标tIS、tIH、tIPW。

附录： 知识补充
（1）内存颗粒的常见形式

                               
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一般连接同一个CS的die为一个rank，由此可知，图1为2个die，2个rank，1个channel；图2为4个die，2个rank，1个channel；图3为2个die，1个rank，2个channel；图4为4个die，2个rank，2个channel。对于双rank的情况，因为一次读或者写只可使能一个rank的die，那么未使用的die与使用die之间的芯片内部桩线就会成为stub，因此对于双rank颗粒的仿真时，要了解特定芯片内部die之间及die到bump之间的实际线路连接，选择stub最差的情况进行仿真，或者把两种die的仿真都遍历一下。
（2）DDP封装颗粒
DDP即Dual Rank DDR——Dual-Die Package，一个内存颗粒芯片内部有两个die且两个die共享数据、地址总线，通过CS0和CS1分别选中die0或者die1。

                               
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各种信号指标均可在DDR3协议中找到，未展示截图，如需要具体指标数据可以关注公众号“crystalbai”

sutaotao2001

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