OSC精度问题

xunge · 发表于 2023-11-24 10:21:39

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目前芯片使用的spi协议，在CS拉高的时候外部时钟就停掉了，需要设计一个1M左右的内部时钟，精度希望达到±10%的范围内就可以了，不知道该选用什么样的架构最好，（当然希望是简单一点），感觉不用trim好像挺难做到，希望有经验的大侠可以给个参考，拜谢！

wanlight · 发表于 2023-11-24 10:42:48

用“外包”结构

wkp1992101 · 发表于 2023-11-24 11:01:40

我做过一个，cp测试未校准情况下，全片wafer 偏差±6.5%； 3 sigma对应频率偏差6.34%；支持知识付费

wkp1992101 · 发表于 2023-11-24 11:03:04

wkp1992101 发表于 2023-11-24 11:01
我做过一个，cp测试未校准情况下，全片wafer 偏差±6.5%； 3 sigma对应频率偏差6.34%；支持知识付费 ...

cp高温比cp低温，频率偏小0.5%，也满足你的要求

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