噪声整形SAR ADC问题求助！

syq506912088

我在搭建一个一阶无源噪声整形SAR ADC的时候，发现添加了噪声整形模块的电路虽然能看出噪声整形的功能，但是噪底变高导致过采样后的ENOB还不如不加噪声整形模块的电路，开始的想法是电路的KT/C噪声太大了，或者电荷注入什么的非理想因素的影响，但是在尝试过增加单位电容、将噪声整形部分电路以及比较器更换为理想元件后发现并没有特别大的改善，过采样后的ENOB还是小于相同过采样倍数后的传统SAR ADC，想麻烦大家帮我想想可能的问题出在哪里，或者是我什么地方理解有误，感谢大家。

电路指标：200k采样率，0.6V电源电压，采样满足相干采样，OSR=8，跑1024个点，噪声整形模块如下

                               
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采用的SAR ADC的翻转策略输入到比较器的共模电平会发生变化，不知道这个会不会有影响（比较器已经换成VerilogA）
添加了NS的仿真结果：

                               
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没有加NS的结果：

                               
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麻烦大家给我提提建议找找原因

syq506912088

求大神解答或者提供思路

nanke

跑1024个点？ 11.？bit?， 多跑一些点再看看。 另外你是直接搭电路模型吗，不先搞个matlab behavior model 再搞verilogA model+ transitor mode混合，最后全换成transistorm，电容失配，传输函数计算这些matlab处理起来容易很多。 还有一阶效果应该很差。

syq506912088

   

nanke 发表于 2023-11-21 14:14
跑1024个点？ 11.？bit?， 多跑一些点再看看。 另外你是直接搭电路模型吗，不先搞个matlab behavior model  ...

好的，我尝试一下多跑一些点，目前电路中ns模块和比较器都换成了veriloga，应该不存在KTC噪声和失配问题，按理来说噪声不应该增加，但是我现在看躁底明显上升了，不知道是哪里出了问题，还是我哪里想错了

bjhdwrj

这种结构开关的电荷注入会有很大影响吧，理想情况有可能是DAC写错了，某些情况SAR和NS SAR的DAC各位权值不一样

syq506912088

   

bjhdwrj 发表于 2023-11-22 16:33
这种结构开关的电荷注入会有很大影响吧，理想情况有可能是DAC写错了，某些情况SAR和NS SAR的DAC各位权值不 ...

我的DAC也是verilogA写的理想10bitDAC，您说的某些情况权值不一样能在详细一点吗，非常感谢

bjhdwrj

   

syq506912088 发表于 2023-11-23 09:12
我的DAC也是verilogA写的理想10bitDAC，您说的某些情况权值不一样能在详细一点吗，非常感谢
...

比如说电容权值是4,2,1,1，作为sar来用最后dummy电容不闭合dac权值按照二进制来算

但如果作为ns sar最后一位dac的权值不能按照二进制来做fft，也得是4,2,1,1，参照多位量化sigma delta做fft


其实ns sar本质上更像sigma delta而不是sar

koocline

   

syq506912088 发表于 2023-11-23 09:12
我的DAC也是verilogA写的理想10bitDAC，您说的某些情况权值不一样能在详细一点吗，非常感谢
...

hxd现在解决了吗