带隙基准PSRR问题

灰灰a · 发表于 2023-11-7 10:46:51

我的带隙基准的放大器的增益有80dB，PSRR达到了110dB，觉得不是很正常，但是带隙基准的只有38dB,结构如下，不知道怎么回事。

带隙基准jpg.jpg

萧炎 · 发表于 2023-11-7 11:44:53

输出点在PM2下面，PM2很难隔绝电源的干扰

灰灰a · 发表于 2023-11-7 11:53:22

改成这种结构反而降低了

yjj_123 · 发表于 2023-11-7 13:44:49

灰灰a 发表于 2023-11-7 11:53
改成这种结构反而降低了

cascode结构电流镜可以很好的抑制电源噪声

灰灰a · 发表于 2023-11-7 14:14:44

yjj_123 发表于 2023-11-7 13:44
cascode结构电流镜可以很好的抑制电源噪声

可是我改了之后更小了

yjj_123 · 发表于 2023-11-7 16:48:02

本帖最后由 yjj_123 于 2023-11-7 16:50 编辑

灰灰a 发表于 2023-11-7 14:14
可是我改了之后更小了

尽量保证vdd到运放输出节点的电压的增益接近于1，这样才能让VBG所在支路的PMOS电流镜栅极和源极小信号电压差接近0，此时VDD到VBG的通路只有电阻分压了。

这里可以将运放结构改成NMOS输入的试试看，因为PMOS输入的两级运放正电源PSRR比较高。

灰灰a · 发表于 2023-11-7 17:17:50

yjj_123 发表于 2023-11-7 16:48
尽量保证vdd到运放输出节点的电压的增益接近于1，这样才能让VBG所在支路的PMOS电流镜栅极和源极小信号电压 ...

电压只有1.8V怕是不好饱和

mmkyy · 发表于 2023-11-7 19:44:43

yjj_123 发表于 2023-11-7 16:48
尽量保证vdd到运放输出节点的电压的增益接近于1，这样才能让VBG所在支路的PMOS电流镜栅极和源极小信号电压 ...

同意这个回答。

另外可以考虑将运放改成cascode结构，把频率补偿电容放在运放的输出节点到vdd。达成两个作用：1，环路补偿；2形成vdd到运放输出节点的通路，改善高频下的psrr

ztstg2018 · 发表于 2023-11-7 21:08:09

mmkyy 发表于 2023-11-7 19:44
同意这个回答。

为什么cascode结构运放能把补偿放在输出和VDD之间？？？

mmkyy · 发表于 2023-11-8 08:55:10

ztstg2018 发表于 2023-11-7 21:08
为什么cascode结构运放能把补偿放在输出和VDD之间？？？

1. cascode运放时单级放大器，主极点在输出端

2. 补偿电容的两端分别接在输出节点和一个直流电平，在考虑环路稳定性时，VDD可以近似作为直流电平来用

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