vclp检查checkdesign时elaborate报错

SGengiant · 发表于 2023-10-20 18:11:32

本帖最后由 SGengiant 于 2023-10-20 18:12 编辑

首先有一个问题，就是我check design时还需要解析rtl文件吗？还是只把综合后的网表文件读入即可？

我的vclp脚本是这样的:
#rtl
analyze -verbose -format verilog -vcs {-v2005 -f ./rtl/universe_syn_use.f}
#netlist
analyze -netlist ./dcenv2/OUTPUT/universe.v

#elaborate design
elaborate $design -verbose > elab.log

前面和后面就不贴了，在执行到elaborate阶段时报错：

[Error] DB_COPT084: Could not link RTL and Netlist.Circuit link failure: duplicate definitions for universe
请问下各位是否有遇到过类似的问题，该如何解决呢

SGengiant · 发表于 2023-10-20 18:15:00

前面anllyze netlist时确实报了很多warning，说的都是一些单元的重复定义：
[Warning] DB_GATE: Multiple definitions for a Gate.
Multiple definitions for Gate, 'XNOR3V2_90S9T16L'
但网表里面重复定义不应该很正常吗

SGengiant · 发表于 2023-10-22 12:13:16

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SGengiant · 发表于 2023-10-23 09:19:39

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