综合后只有clk上没有被插入level shifter是什么原因

SGengiant

全部是这样的Warning: Found 36 pin to pin connections requiring level shifter(s).  (MV-229)


Warningin 'sclk'(VDD1[0.88v]) cannot drive 'u_gala/U_Mirror/Trig_d2_reg/CK'(VDD2[0.77v]) due to voltage differences (effective strategy is [rule = both, threshold = 0.02]). (MV-231)




而且我report_dont_touch和get_attribute发现sclk也不是dont_touch啊，为什么这些level shifter没插上

kk2009

关于使用UPF或者CPF的flow，首先是需要在RTL上verify一下UPF/CPF的正确性。
比如conformal的power verify，在RTL上先检查UPF/CPF是否完整。然后再综合。

zero_0

set auto_insert_level_shifters_on_clocks all

SGengiant

kk2009 发表于 2023-10-18 23:00
关于使用UPF或者CPF的flow，首先是需要在RTL上verify一下UPF/CPF的正确性。
比如conformal的power verify， ...

这个在综合前我用vclp做check_lp -stage upf的检查可以吗？我看stage选项为 design是建议综合后check的，当时upf stage的check是没有错误的，所以才来做综合的，而且vc nlp也跑过了

SGengiant

zero_0 发表于 2023-10-19 09:03
set auto_insert_level_shifters_on_clocks all

好的，我试一下，之前这里设置的是true

SGengiant

zero_0 发表于 2023-10-19 09:03
set auto_insert_level_shifters_on_clocks all

果不其然，太感谢啦