Verilog 描述电路的时候，寄存器的时钟端口可以接非时钟信号吗？

Wade_

最近刚入职了一家公司， 发现目前有些项目的RTL在描述寄存器时，时钟端口给的不是传统意义上的时钟。 例如always@（posedge wren）......  ， 在逻辑上是使用wren的上升沿将数据写入寄存器。 想问一下这种写法合理吗？ 会有什么隐患？

zsftm

这不是verilog语法上的错，也不是电路设计上的错。
但时钟作为一种特殊的信号，在使用普通的数据/控制信号作为真时钟时，如果在物理实现上没有特别用心的处理，容易出时钟质量不好、数据/控制路径时序没分析到的问题。

Wade_

zsftm 发表于 2023-10-17 16:19
这不是verilog语法上的错，也不是电路设计上的错。
但时钟作为一种特殊的信号，在使用普通的数据/控制信号 ...

因为设计的工作频率比较低，wren也来自于上一级寄存器的Q端， 这样设计的话， 会发生wren质量差而导致无法写入的问题吗？

zsftm

transition的问题，工具会根据库里的要求或sdc里人工加的要求修。
如果wren不干净，可能有毛刺，那就只能改设计了

Wade_

zsftm 发表于 2023-10-18 13:31
transition的问题，工具会根据库里的要求或sdc里人工加的要求修。
如果wren不干净，可能有毛刺，那就只能改 ...

最后我可以这样理解吗：这种写法在语法和设计上其实是没有问题的（尽管比较少见）， 但是需要在综合的时候添加好约束，或者在后端布局布线的时候对这条路径的把控严格一点，避免wren出现毛刺，从而影响正常的功能。

李婷婷

这种是不是低功耗设计啊？在wren有效时系统时钟才有效？

Wade_

李婷婷 发表于 2023-10-25 15:58
这种是不是低功耗设计啊？在wren有效时系统时钟才有效？

芯片是低功耗导向的。 但是wren不是时钟门控的使能信号， 而是直接作为时钟来用了。

kejiazhu

这个是可以的，无非是多创建一个时钟，在综合还有STA的时候create一个新的clock，然后按照标准时钟处理的流程就可以cover。
不过从设计的目的看，这个可以用门控时钟实现，没必要这么做自己找麻烦。而且这个有明显使能控制信号的寄存器，ICG可以自动插入，不需要特别处理，工具已经很成熟了。