Siliconsmart生成的verilog格式问题

Qucklly · 发表于 2023-10-16 19:10:28

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求助，在生成最后一级为反相器功能的逻辑单元时，如AOI22，其功能X=！((A1&A2)|(B1&B2))，就是两个与门+一个或门+一个非门的逻辑，但是siliconsmart描述的功能会把逻辑复杂化，会最先做“非”逻辑运算，请问怎么可以简化生成的verilog格式，有没有什么指令可以控制，谢谢各位大佬！

xiexie57 · 发表于 2023-10-17 08:55:56

试试lc_shell　直接吃写出的 .lib
lc_shell 2010 版与 DC_J-2014.09-SP3/bin/lc_shell
才支援写出 verilog

get_license NCX
read_lib IO_LT.lib
set veriloglib_enable true
set veriloglib_output_dir verilog
write_lib -f verilog IO_LT
quit

ps:
IO_LT 是 .lib里定义的 top lib name
library (IO_LT) {

Qucklly · 发表于 2023-10-17 09:11:57

xiexie57 发表于 2023-10-17 08:55
试试lc_shell　直接吃写出的 .lib
lc_shell 2010 版与 DC_J-2014.09-SP3/bin/lc_shell
才支援写出 veril ...

write_lib的时候好像不能输出verilog，显示invalid output format “verilog”，不知道是不是对软件版本有要求

cocoonqqq · 发表于 2023-10-17 17:29:25

人家不是有写？你不是有引用？

[求助] Siliconsmart生成的verilog格式问题

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