finesim如何仿真带有verilog-a的模块

18391307216 · 发表于 2024-8-29 01:10:28

大佬你好请问你的finesim仿真器资源有偿求

18391307216 · 发表于 2024-8-29 01:15:20

suncold 发表于 2023-10-12 22:26
直接Library Manager里面新建一个cellView，类型选“veriloga”，确认后会自动打开内置文本编辑器，把代码 ...

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18391307216 · 发表于 2024-8-29 08:23:22

Forbetter 发表于 2023-10-13 11:33
因为是用finesim仿真的，在导出网表的时候用的veriloga建成的symbol报错了
Unable to descend into any o ...

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LLLion · 发表于 2025-2-8 17:44:05

jifulu 发表于 2024-3-1 17:06
可以不生成symbol, 采用纯文本的方式：
首先，你需要事先写好一个verilog-a的文件，后缀为.va 例如：以二楼 ...

请问一下这种方法是不是hspice和XA也都可以使用

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