set_clock_latency讨论求助

yudaming

背景：TSMC 40LP 工艺 full chip（非block）后端设计，在写DC综合SDC约束时关于set_clock_latency的疑问:
(1) clock latency 分为source latency 和network latency, 对于我的设计而言，source latency 是PCB板上的PLL 到数字芯片clock IO PAD 的delay，这个delay应该比较小吧，不设置这个source latency只设置network latency可以吗，影响大不大？
(2) 芯片内部产生了generated clock, 那对于这个generated clock，它的clock latency需要设置吗， 如何设置，他的source latency 是和主时钟的一样吗，也是PLL 到数字芯片clock IO PAD 的delay？还是说除此之外还要加上主clock 到generated clock定义点这段delay？