Cadence中parasitic aware design的必要性

szy0956 · 发表于 2023-10-10 22:04:46

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当模拟设计来到28nm以及更小的工艺节点下，版图带来的寄生效应对电路性能的影响可能很大（超过30%），以往常见的前后仿完全分离的设计流程越来越出现问题(前后仿差距很大）。我们需要在前仿真的流程中就引入版图带来的寄生效应，Cadence中的parasitic aware design就是描述这个设计需求。

想问问各位大佬，这个parasitic aware design在公司里（或在工业界）使用频繁吗，用处大吗？组里没有这方面的研究，我又觉得很重要，想花点时间搞搞明白

szy0956 · 发表于 2023-10-12 14:38:19

顶顶，别沉了

YyuanRTs · 发表于 2023-10-12 18:06:08

这是virtuoso里面的哪个功能？

szy0956 · 发表于 2023-10-12 19:42:31

YyuanRTs 发表于 2023-10-12 18:06
这是virtuoso里面的哪个功能？

在ADE Explorer界面的Parasitic/LDE 选项

szy0956 · 发表于 2023-10-13 09:27:36

大佬们多评论呀，别沉了

szy0956 · 发表于 2023-10-13 21:52:13

再顶一下

szy0956 · 发表于 2023-10-15 12:18:04

顶

szy0956 · 发表于 2023-11-3 16:18:31

没人回答，看来这个功能基本没人关注？

[讨论] Cadence中parasitic aware design的必要性

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