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查看: 914|回复: 5

[求助] 怎样做到force design里面的wire信号但是不影响wire的另一端?

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发表于 2023-10-1 15:52:55 | 显示全部楼层 |阅读模式

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假设一个wire connect,从module A的output连接到module B的input,想要force module B的input,但是又不想改变module A的output,在不改变design的情况下怎样做到呢?

目前想到两种思路,但是不知道有没有对应语法支持。

方法一:在design外部把wire转换类型为reg
方法二:在design外部把wire断开

求各位大神指点下!!!
发表于 2023-10-2 17:06:33 | 显示全部楼层
assign b_in = out_a & force_c;
or       b_in = out_a | force_c;  
 楼主| 发表于 2023-10-3 17:47:30 | 显示全部楼层


eagle654321 发表于 2023-10-2 17:06
assign b_in = out_a & force_c;
or       b_in = out_a | force_c;


感谢回复!

b_in是design内部的信号,如果我要在design外部改变这个信号则只能通过force的方式,不能通过assign。

通过force方式改变b_in则out_a也一起被改变,因为两者连在一个wire上面。我不想改变out_a的值。
发表于 2023-10-11 10:28:00 | 显示全部楼层
很明显,你是不想两端连到一起,断开是最好的选择
 楼主| 发表于 2023-10-15 10:45:56 | 显示全部楼层


freemanhans 发表于 2023-10-11 10:28
很明显,你是不想两端连到一起,断开是最好的选择


感谢回复!

是的,不想两端连在一起,但是又不想修改design,不知道在design外面怎样实现?
发表于 2023-10-16 11:56:45 | 显示全部楼层
楼主是既想force 后级的输入b,又不想改变design设计
那就看下输入b作用到哪?根据组合逻辑或时序逻辑的 c=b,直接force c
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