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-------本帖由eetop的dalina翻译自Ahmadreza Rofougaran的“ A Single-Chip 900-MHz Spread-Spectrum Wireless Transceiver in 1um CMOS—Part I: Architecture and Transmitter Design”---------未经许可不得转载--------- 摘要：一种用于 900 MHz 工业、科学和医疗 (ISM) 频段跳频码分多址 (CDMA) 的单芯片收发器采用 1-um CMOS 实现。它结合了数字频率合成器、双正交上变频器 、集成振荡器和可变输出功率放大器。 数据通过四进制频移键控 (4-FSK) 调制 20 kHz 的载波跳变。 当输出功率电平为 +3 dBm 时，谐波和杂散音调为 52 dBc 或更低。 当激活时，发射器从 3 V 消耗 100 mA 的电流。 一、简介 如今，人们对单芯片无线收发器很感兴趣，它消耗少量功率，不需要片外组件，通过传输适度的功率来支持短距离语音和数据流量，实现功率控制，并且具有抗干扰能力。对于许多半导体公司来说，如果该收发器采用用于其他 IC 产品的 CMOS 技术制造，则尤为重要。 这套配套的两篇论文报告了第一个此类集成 CMOS 收发器的设计和性能，该收发器是为 902–928 MHz 工业、科学和医疗 (ISM) 频段的扩频码分多址 (CDMA) 操作而开发的 。 多年来，任何远距离的无线电通信都受到许可证的严格监管，以在精确定义的频率上进行传输，并规定了传输信号的带宽及其功率水平的上限。随着蜂窝电话和无绳电话的出现，对广泛互操作性的需求还规定了调制格式和信道访问协议。美国联邦通信委员会 (FCC) 还开放了三个频段，供 ISM 应用中未经许可的使用。 多个用户不是通过许可向某些用户分配固定频率，而是通过根据不相关的伪噪声 (PN) 代码扩展传输频谱来访问这些频段 [1]。
FCC 规则（第 15.249 部分）允许通过直接序列调制或载波跳频进行扩频，只要用户将信号扩频至少一定量即可。 例如，在跳频的情况下，用户必须在跳频序列重复之前覆盖50个不同的频隙。 最大发射功率限制为 1 W，ISM 频段外发射必须比带内发射功率低 50 dB。 ISM 频段为无线设备的设计提供了极大的灵活性。从研究人员的角度来看，现在可以探索包括调制方案、扩频方法、收发器结构和电路构件在内的多维设计空间，目标是找到最紧凑的收发器，或在给定性能下功耗最小的收发器。 这种方法是此处描述的收发器开发的基础。目标是开发一种在微蜂窝中运行、数据速率高达 160 kb/s 的无线设备，完全采用本项目开始时可用的 MOSIS 1um CMOS 技术来实现。 下一节总结了收发器操作和一些重要的架构选择。接下来，描述了发射器部分中关键构建块的晶体管级电路设计，然后实验结果部分介绍并讨论了收发器的整个发射器部分的集体性能。配套论文涵盖了接收器架构和单芯片集成的更广泛问题。
二.收发器架构 收发器（图 1）实现了定制的跳频扩频 (FH-SS) 无线电系统 [2]。任何扩频通信都提供了固有的多径衰落抗扰度，但通过跳频，前端信号处理以跳频速率进行，该速率远低于直接序列 SS [1] 扩展信号所需的码片速率。宽带宽上的频谱。因此，如果有紧凑型捷变频率合成器可用，跳频收发器就有可能提供较低功耗的实现。 任何扩频通信都对多径衰落具有固有的抗干扰能力，但在跳频情况下，前端信号处理是以跳频速率进行的，而跳频速率远低于直接序列 SS [1]在宽带宽上扩频所需的芯片速率。因此，如果有一个紧凑型敏捷频率合成器，跳频收发器就有可能提供更低的功率。 借助 FH-SS，调制方式的选择也更加广泛。该系统中的适度数据速率可以通过载波频移键控（FSK）来传送。
在各种类型的多级 FSK 中，四级 FSK（4-FSK）在低误差概率水平下使用带宽的效率最高 [3]，[4]。它将一对二进制数据位映射到载波频率 f(c)的四个等间距偏移之一，即 fc+-delta(f) 和 fc+-3delta(f)，或此处的 fc+-2delta(f)。 4-FSK 符号的数据速率是基本数据速率的一半。非相干接收器通过感测以偏移频率为中心的四个带通滤波器的输出来检测数据。这比直接序列SS通信系统的接收器简单得多，后者的操作至少需要相位恢复，并且其前端时钟具有较高的码片速率。另一方面，直接转换或零中频架构非常适合接收 FSK [5]，并被认为是单片集成的最佳候选。
首先在顶层描述收发器的框图。后续部分更详细地介绍每个块。最后，报告了集成收发器中发射器的整体性能。 图 1 显示了用作敏捷频率合成器和数据调制器的基带直接数字频率合成器 (DDFS)。DDFS 通过对正弦 ROM 寻址，以 24 位控制字设定的频率创建基带正弦波的数字采样。 两个 10-b D/A 转换器 (DAC) 将 DDFS 输出处的 10-b 字映射为离散模拟样本。正交输出在基带合成复杂的 FH-SS（在幅度和相位意义上）。固定频率振荡器将这些输出上变频至单边带混频器中的 ISM 频段。当振荡器频率位于 ISM 频带中心 915 MHz 时，可以选择上边带或下边带。 DDFS/DAC 输出频率只需跨越 0 至 13 MHz 即可覆盖 915+-13 MHz 的 ISM 范围。电路设计灵活，因此，如果出于实际原因必须降低振荡器频率，则可以将 DDFS/DAC 输出频率提高 2 倍，以将发射频率保持在 ISM 频段内。
上变频后，功率放大器 (PA) 使用调制的跳频载波驱动天线。 50Ω(+13 dBm) 时的最大 PA 输出为 20 mW，足以在直径 100 m 的微蜂窝中运行，或在无障碍视距链路上进行超过 1 km 的通信。 一个关键特性是 5 位数字字可将输出功率控制在 30 dB 范围内，最小值为 20uW。 为了实现 FH-CDMA 系统的潜在用户容量，基站必须在此动态范围内进行精确的功率控制[6]。 PA 和天线之间的片外无源介质谐振器滤波器可抑制发射机输出处的带外信号。 这些带外信号可以在发射机内生成，例如离散时间波形的时钟频率周围的图像。在内部，介质滤波器包含三个耦合谐振器，这些谐振器专为跨度 902–928 MHz 的通带、50 MHz 宽的过渡而定制
带，最终阻带损失为 40 dB（参见图 32，了解有限频率范围内的滤波器响应）。 通带插入损耗约为1.5 dB。 CDMA无线系统的用户都在相同的频带中发送和接收，并通过唯一的扩频码来区分自己。 接收器调谐到 902–928 MHz 频段，并且使用相同的介质滤波器充当射频预选滤波器。 接收到的 FH-FSK 在接收器前端同时进行解扩和下变频至零中频。 基于 DDFS 的捷变频率合成器在上变频但未经调制后，用作下变频混频器中的本地振荡器 (LO)（图 1）
基带电路 [7] 将 LO 与感兴趣用户的扩频码（即跳频模式）同步，方法是始终将该用户的载波频率下变频为直流，并同时下变频 ISM 频段的所有其他用户，但频率远离直流（图 2）。 接收器区分正交下变频路径中的正 FSK 偏移 (+delta(f)和 +2delta(f)) 与负偏移(-delta(f)和-2delta(f)) [5]。每条路径中的低通信道选择滤波器仅通过所选用户的接收信号并抑制相邻用户。 与大多数 FM 接收器一样，简单的限幅放大器将接收到的信号提升至二进制电平，其过零包含调制。 无需线性自动增益控制 (AGC)。 数字检测器将正交通道中的有限信号与四个预期频率偏移相关联，根据每个符号的最强相关性做出决策，并将结果映射到一对数据位[7]、[8]。 相关检测器还为数字锁相环 (PLL) 创建早期-晚期数据字，以对齐检测器中的 LO 跳频模式和符号定时时钟 [7]、[9]。
发射机和接收机以时分双工方式工作。 由于它们共享相同的预滤波器，原则上 PA 输出可以连接到低噪声放大器 (LNA) 输入，并且公共匹配网络可以将共享节点阻抗转换为天线阻抗。[10] 然而，没有发现任何网络能够在发送和接收模式下将短接在一起的 PA 和 LNA 端口匹配到 50Ω。 相反，每个端口都使用单独的匹配网络，并且无源环行器将匹配的输出组合到天线中。 环行器会产生约 1 dB 的损耗，从而降低接收器噪声系数。 或者，可以使用低损耗射频开关。 三．电路设计 A. 直接数字频率合成器 直接数字频率合成是创建快速跳频的最佳方式。 DDFS 查表过程是前馈且无记忆的，其中累加器的可编程斜坡率设置瞬时输出频率。因此，输出波形在一个时钟周期内以连续相位从一种频率变化到任何其他频率。相比之下，基于 PLL 的频率合成器的有限环路带宽会延长稳定时间。 PLL 通常是窄带的，以降低由参考馈通引起的杂散音调，并且它们需要大模数分频器来精细地解析频率分辨率。 这进一步降低了带宽[11]。 为了满足 FCC 对 900 MHz ISM 频段的规定，该收发器以伪随机模式在均匀覆盖该频段的 54 个不同频率之间跳跃（图 3），要求合成器的频率分辨率为 482 kHz。 为了实现频率分集，该系统将数据块交错与载波跳频相结合，每四个传输符号跳频一次，即 20 khops/s。灵活性和频率分辨率这两项要求在 PLL 中会发生冲突，但在 DDFS 中却得到了解决。 基于 DDFS 的频率合成器通常被认为消耗很大的功率。ROM 必须使用大的内部字长来合成频谱纯正弦波，因此其功耗很大，特别是在高时钟速率下。 DDFS 的时钟频率通常为最高合成频率的 5 到 6，以放松模拟滤波器的强度，而模拟滤波器通常会全天候消除图像色调。 DDFS 之后的 DAC 必须以相同的时钟速率运行并解析 10b 或更高，以实现无线系统所需的频谱纯度。 最重要的是，DAC 中的动态失真会产生杂散音调，而高时钟速率下的低失真通常是以功耗不成比例增加为代价的。 那么，面临的挑战是如何实现 DDFS 和 DAC，以电池供电设备可接受的功耗，实现数十兆赫兹的杂散音调合成频率（例如 55 dBc）。
各种压缩 DDFS 中正弦 ROM 大小的技术 [12]、[13] 已被用于 CMOS DDFS 集成电路中，这些集成电路可产生具有极高频谱纯度的数字正弦波 [14]。在这些应用中，低功耗并不一定是目标，但在这里却是目标[15]。DDFS （图 4）采用可扩展的数字单元实现，其尺寸是 3 V 电源 100 MHz 时钟所需的最小尺寸。内部字长保证了合成正弦波的频谱杂质低于 72.6 dB。实际上，DAC 的动态非线性会在合成模拟波形中产生更大的杂音。 这里使用的 ROM 比包含正弦波一个完整周期的所有系数的简单设计小 32 倍。这种小尺寸源自四项简化。 首先，通过寻址仅正弦波四分之一周期的存储系数来重建完整的正弦波。 其次，通过对其输入地址进行相移，使一个 ROM 产生正弦和余弦输出。第三，ROM 存储正弦波样本的幅度和相位之间的差异，这将存储的字长减少了2b。 第四，ROM中的一个大表被一个粗表和第二个细插值表取代。 当时钟频率为 80 MHz 时，该 DDFS 在 3 V 电压下功耗 54 mW。
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发表于 2023-9-18 03:15:15
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