uart资料

zhlv · 发表于 2023-9-14 17:30:24

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apb_uart_dw.zip (61.87 KB, 下载次数: 30 )

apb_uart_databook.pdf (1.5 MB, 下载次数: 40 )

innovation · 发表于 2023-9-14 20:39:49

下载下来一看，SynopSys，吓我一跳，那不得膜拜一番。因为正在优化我自己的uart（针对的是xilinx的FPGA），看到这个，咋个都要学习下业界顶流三，所以，把附件中DW_apb_uart_tx.v这个文件导入xilinx的ise，综合后看了一下：

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嗯，东西肯定是好东西，但似乎不太合我的胃口。。。如果真把FPGA逻辑设计当电路设计的话，可能还是得靠自己哦。。。

innovation · 发表于 2023-9-14 21:53:32

SynopSys这个ip，在Xilinx S6平台下给出的关键时序路径为：tx_bclk_cnt_2 --> tx_bclk_cnt_2。这个部分是对ip外部输入的16x波特率时钟分频为1x比特时钟和2x比特时钟。针对xilinx FPGA，我也有相同的设计，如果你恰好也用xilinx FPGA设计uart，可参考（这个部分应该不会成为你设计中的时序瓶颈）：

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icroad · 发表于 2023-9-14 22:03:01

多谢分享

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