SPI输出接口（时钟、数据都有）怎么加DC约束呢？

karyen · 发表于 2023-9-4 10:25:29

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输出有个SPI接口，输出时钟信号SPI_CLK和数据信号SPI_MOSI、SPI_SS，既输出时钟又输出数据，该怎么加约束呢？如果只设置max_delay，则无法保证data相对于spi_clk的setup时间，是还需要加set_data_check命令吗？
set_max_delay和set_data_check的数值设置多少合适呢？

波形上看，spi的时钟很慢，可能只有几兆，比core的时钟慢很多，是不是直接false_path也行啊？

请教各位大神，项目里一般怎么约束啊？

jiachuankang · 发表于 2023-9-4 20:33:27

今天看到资料好像提到了，看能不能帮到你

karyen · 发表于 2023-9-5 10:58:15

jiachuankang 发表于 2023-9-4 20:33
今天看到资料好像提到了，看能不能帮到你

多谢回复，我一开始也设置的output_delay，但是报了infeasible_paths的warning，可能还有哪里不对

[求助] SPI输出接口（时钟、数据都有）怎么加DC约束呢？

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