在做DC综合编写SDC时clock约束错误怎么暴露问题

xiaopet

如图设计，本应该由clkb驱动的部分，在编写SDC时写成了clka，两时钟异步，有没有什么办法让DC工具暴露出问题？或者流程后面的步骤能暴露问题吗？

peanut_cake

check_design，check_timing这些报告一定要看，可以看到unconstrain。
dc功能
公众号也会更新 有兴趣可以看下

peanut_cake

你只是设置了从a到b的false path，没有设置从b到a的false path，也没有用clock group设置异步，所以实际上report timing的时候会报，但是capture path是clock a。
report timing的时候如果to clkb这样check，应该是unconstrained的。

xiaopet

peanut_cake 发表于 2023-8-29 10:48
你只是设置了从a到b的false path，没有设置从b到a的false path，也没有用clock group设置异步，所以实际上r ...

确实给例子时忘了写，刚刚补上跑了一遍，一般的check和report还是没直接暴露出问题，只有指定-to clkb时才暴露，但一般一个项目很大，很难从一堆报告中看出问题，如果有比较明显的方法暴露就好了。