关于DC综合后设计内部单元pin的fanout过多的问题

IC_lkx · 发表于 2023-8-27 00:12:00

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我做的是一个组合逻辑，在用DC综合出网表之后，根据单元库默认的DRC约束没有错误，用网表进行前仿后发现输出结果异常，原因是设计中的锁存器的使能端信号下降过慢，该使能信号所连接的锁存器太多，而这个使能信号是经由两个输入信号进行或非再经过一个buffer后连到锁存器的，所以想请教一下各位大佬，这种非输入输出节点的fanout或者说负载过高的问题应该怎么设置DC的各种参数来解决呢？

hzhou · 发表于 2023-8-27 12:06:45

max_transition or max_fanout约束一下看看；

IC_lkx · 发表于 2023-8-27 12:34:14

hzhou 发表于 2023-8-27 12:06
max_transition or max_fanout约束一下看看；

这些好像是约束IO port的？我试过在input pin上加max_transition和max_fanout的约束，但是内部单元输出pin的扇出还是那样

hzhou · 发表于 2023-8-27 20:02:44

用set_max_transition约束design；

OsrisGZY · 发表于 2023-8-29 11:44:42

前仿没必要处理这个信息，仿真的时候notimingcheck，物理实现的时候会处理高扇出问题

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