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[求助] 如何让原理图的pin分开

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in_tears
发表于 2023-8-19 15:18:31 | 显示全部楼层 |阅读模式

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求助大家，在用verilog导入生成原理图时，生成了输出端口是B1<6:0>，合在一起了，如何让其分开生成B1<6>,B1<5>,B1<4>B1<3>B1<2>B1<1>B1<0>呢。
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