新书推荐《异构集成技术 》

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[color=rgba(0, 0, 0, 0.9)]图书简介

[color=rgba(0, 0, 0, 0.9)]《异构集成技术》一书主要内容涉及异构集成技术的基本构成、技术体系、工艺细节及其应用，涵盖有机基板上的异构集成、硅基板（TSV转接板、桥）上的异构集成、扇出型晶圆级/板级封装、扇出型RDL基板的异构集成、PoP异构集成、内存堆叠的异构集成、芯片到芯片堆叠的异构集成、CIS、LED、MEMS和VCSEL异构集成等方面的基础知识，随后介绍了异构集成的发展趋势。本书图文并茂，既有工艺流程详解，又有电子信息行业和头部公司介绍，插图均为彩色图片，一目了然，便于阅读、理解。《异构集成技术》一书内容对于异构集成的成功至关重要，将为我国电子信息的教学研究和产业界的研发制造提供参考，具有较强的指导价值，并将进一步推动我国高级封装技术的不断进步。

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[color=rgba(0, 0, 0, 0.9)]目　　录

[color=rgba(0, 0, 0, 0.9)]序

[color=rgba(0, 0, 0, 0.9)]译者序

[color=rgba(0, 0, 0, 0.9)]原书前言

[color=rgba(0, 0, 0, 0.9)]原书致谢

[color=rgba(0, 0, 0, 0.9)]第1章　异构集成综述1

[color=rgba(0, 0, 0, 0.9)]1.1　引言1

[color=rgba(0, 0, 0, 0.9)]1.2　多芯片组件（MCM）1

[color=rgba(0, 0, 0, 0.9)]1.2.1　共烧陶瓷型多芯片组件（MCM-C）1

[color=rgba(0, 0, 0, 0.9)]1.2.2　沉积型多芯片组件（MCM-D）2

[color=rgba(0, 0, 0, 0.9)]1.2.3　叠层型多芯片组件（MCM-L）2

[color=rgba(0, 0, 0, 0.9)]1.3　系统级封装（SiP）2

[color=rgba(0, 0, 0, 0.9)]1.3.1　SiP的目的2

[color=rgba(0, 0, 0, 0.9)]1.3.2　SiP的实际应用2

[color=rgba(0, 0, 0, 0.9)]1.3.3　SiP的潜在应用2

[color=rgba(0, 0, 0, 0.9)]1.4　系统级芯片（SoC）3

[color=rgba(0, 0, 0, 0.9)]1.4.1　苹果应用处理器（A10）3

[color=rgba(0, 0, 0, 0.9)]1.4.2　苹果应用处理器（A11）3

[color=rgba(0, 0, 0, 0.9)]1.4.3　苹果应用处理器（A12）4

[color=rgba(0, 0, 0, 0.9)]1.5　异构集成4

[color=rgba(0, 0, 0, 0.9)]1.5.1　异构集成与SoC4

[color=rgba(0, 0, 0, 0.9)]1.5.2　异构集成的优势5

[color=rgba(0, 0, 0, 0.9)]1.6　有机基板上的异构集成5

[color=rgba(0, 0, 0, 0.9)]1.6.1　安靠科技公司的车用SiP5

[color=rgba(0, 0, 0, 0.9)]1.6.2　日月光半导体公司在第三代苹果手表中使用的SiP封装技术6

[color=rgba(0, 0, 0, 0.9)]1.6.3　思科公司基于有机基板的专用集成电路（ASIC）与

[color=rgba(0, 0, 0, 0.9)]高带宽内存（HBM）7

[color=rgba(0, 0, 0, 0.9)]1.6.4　基于有机基板的英特尔CPU和美光科技混合立体内存7

[color=rgba(0, 0, 0, 0.9)]1.7　基于硅基板的异构集成（TSV转接板）8

[color=rgba(0, 0, 0, 0.9)]1.7.1　莱蒂公司的SoW8

[color=rgba(0, 0, 0, 0.9)]1.7.2　IME公司的SoW9

[color=rgba(0, 0, 0, 0.9)]1.7.3　ITRI的异构集成10

[color=rgba(0, 0, 0, 0.9)]1.7.4　赛灵思/台积电公司的CoWoS11

[color=rgba(0, 0, 0, 0.9)]1.7.5　双面带有芯片的TSV/RDL转接板11

[color=rgba(0, 0, 0, 0.9)]1.7.6　双面芯片贴装的转接板12

[color=rgba(0, 0, 0, 0.9)]1.7.7　TSV转接板上的AMD公司GPU和海力士HBM13

[color=rgba(0, 0, 0, 0.9)]1.7.8　TSV转接板上的英伟达GPU和三星HBM213

[color=rgba(0, 0, 0, 0.9)]1.7.9　IME基于可调谐并有硅调幅器的激光源MEMS15

[color=rgba(0, 0, 0, 0.9)]1.7.10　美国加利福尼亚大学圣芭芭拉分校和AMD公司的TSV转接板上芯片组15

[color=rgba(0, 0, 0, 0.9)]1.8　基于硅基板（桥）的异构集成16

[color=rgba(0, 0, 0, 0.9)]1.8.1　英特尔公司用于异构集成的EMIB16

[color=rgba(0, 0, 0, 0.9)]1.8.2　IMEC用于异构集成的桥18

[color=rgba(0, 0, 0, 0.9)]1.8.3　ITRI用于异构集成的桥18

[color=rgba(0, 0, 0, 0.9)]1.9　用于异构集成的FOW/PLP19

[color=rgba(0, 0, 0, 0.9)]1.9.1　用于异构集成的FOWLP19

[color=rgba(0, 0, 0, 0.9)]1.9.2　用于异构集成的FOPLP 20

[color=rgba(0, 0, 0, 0.9)]1.10　扇出型RDL基板上的异构集成 22

[color=rgba(0, 0, 0, 0.9)]1.10.1　星科金朋公司的扇出型晶圆级封装22

[color=rgba(0, 0, 0, 0.9)]1.10.2　日月光半导体公司的扇出型封装（FOCoS）22

[color=rgba(0, 0, 0, 0.9)]1.10.3　联发科公司利用扇出型晶圆级封装的RDL技术23

[color=rgba(0, 0, 0, 0.9)]1.10.4　三星公司的无硅RDL转接板24

[color=rgba(0, 0, 0, 0.9)]1.10.5　台积电公司的InFO_oS技术24

[color=rgba(0, 0, 0, 0.9)]1.11　封装天线（AiP）和基带芯片组的异构集成25

[color=rgba(0, 0, 0, 0.9)]1.11.1　台积电公司利用FOWLP的AiP技术25

[color=rgba(0, 0, 0, 0.9)]1.11.2　AiP和基带芯片组的异构集成25

[color=rgba(0, 0, 0, 0.9)]1.12　PoP的异构集成26

[color=rgba(0, 0, 0, 0.9)]1.12.1　安靠科技/高通/新光公司的PoP26

[color=rgba(0, 0, 0, 0.9)]1.12.2　苹果/台积电公司的PoP26

[color=rgba(0, 0, 0, 0.9)]1.12.3　三星公司用于智能手表的PoP28

[color=rgba(0, 0, 0, 0.9)]1.13　内存堆栈的异构集成29

[color=rgba(0, 0, 0, 0.9)]1.13.1　利用引线键合的内存芯片异构集成29

[color=rgba(0, 0, 0, 0.9)]1.13.2　利用低温键合的内存芯片异构集成29

[color=rgba(0, 0, 0, 0.9)]1.14　芯片堆叠的异构集成30

[color=rgba(0, 0, 0, 0.9)]1.14.1　英特尔公司用于iPhone XR的调制解调器芯片组30

[color=rgba(0, 0, 0, 0.9)]1.14.2　IME基于TSV的芯片堆叠30

[color=rgba(0, 0, 0, 0.9)]1.14.3　IME无TSV的芯片堆叠31

[color=rgba(0, 0, 0, 0.9)]1.15　CMOS图像传感器（CIS）的异构集成32

[color=rgba(0, 0, 0, 0.9)]1.15.1　索尼公司CIS的异构集成32

[color=rgba(0, 0, 0, 0.9)]1.15.2　意法半导体公司CIS的异构集成32

[color=rgba(0, 0, 0, 0.9)]1.16　LED的异构集成33

[color=rgba(0, 0, 0, 0.9)]1.16.1　中国香港科技大学的LED异构集成33

[color=rgba(0, 0, 0, 0.9)]1.16.2　江阴长电先进封装有限公司的LED异构封装34

[color=rgba(0, 0, 0, 0.9)]1.17　MEMS的异构集成35

[color=rgba(0, 0, 0, 0.9)]1.17.1　IME的MEMS异构集成35

[color=rgba(0, 0, 0, 0.9)]1.17.2　IMEC的MEMS异构集成35

[color=rgba(0, 0, 0, 0.9)]1.17.3　德国弗劳恩霍夫IZM研究所的MEMS异构集成37

[color=rgba(0, 0, 0, 0.9)]1.17.4　美国帝时华公司的MEMS异构集成37

[color=rgba(0, 0, 0, 0.9)]1.17.5　亚德诺半导体技术有限公司的MEMS异构集成37

[color=rgba(0, 0, 0, 0.9)]1.17.6　IME在ASIC上的MEMS异构集成38

[color=rgba(0, 0, 0, 0.9)]1.17.7　安华高科技公司的MEMS异构集成39

[color=rgba(0, 0, 0, 0.9)]1.18　VCSEL的异构集成40

[color=rgba(0, 0, 0, 0.9)]1.18.1　IME的VCSEL异构集成40

[color=rgba(0, 0, 0, 0.9)]1.18.2　中国香港科技大学的VCSEL异构集成41

[color=rgba(0, 0, 0, 0.9)]1.19　总结和建议42

[color=rgba(0, 0, 0, 0.9)]参考文献42

[color=rgba(0, 0, 0, 0.9)]第2章　有机基板上的异构集成52

[color=rgba(0, 0, 0, 0.9)]2.1　引言52

[color=rgba(0, 0, 0, 0.9)]2.2　安靠科技公司的汽车SiP52

[color=rgba(0, 0, 0, 0.9)]2.3　日月光半导体公司组装的Apple Watch Ⅲ（SiP）53

[color=rgba(0, 0, 0, 0.9)]2.4　IBM公司的SLC技术54

[color=rgba(0, 0, 0, 0.9)]2.5　无芯基板54

[color=rgba(0, 0, 0, 0.9)]2.6　布线上凸点（BOL）56

[color=rgba(0, 0, 0, 0.9)]2.7　嵌入式线路基板（ETS）57

[color=rgba(0, 0, 0, 0.9)]2.8　新光公司的具有薄膜层的积层基板59

[color=rgba(0, 0, 0, 0.9)]2.8.1　基板结构59

[color=rgba(0, 0, 0, 0.9)]2.8.2　制作工艺59

[color=rgba(0, 0, 0, 0.9)]2.8.3　质量评价测试62

[color=rgba(0, 0, 0, 0.9)]2.8.4　i-THOP应用示例62

[color=rgba(0, 0, 0, 0.9)]2.9　思科公司的有机转接板63

[color=rgba(0, 0, 0, 0.9)]2.9.1　转接板层结构63

[color=rgba(0, 0, 0, 0.9)]2.9.2　制作工艺63

[color=rgba(0, 0, 0, 0.9)]2.10　总结和建议66

[color=rgba(0, 0, 0, 0.9)]参考文献66

[color=rgba(0, 0, 0, 0.9)]第3章　硅基板上的异构集成（TSV转接板）70

[color=rgba(0, 0, 0, 0.9)]3.1　引言70

[color=rgba(0, 0, 0, 0.9)]3.2　莱蒂公司的SoW70

[color=rgba(0, 0, 0, 0.9)]3.3　台积电公司的CoWoS和CoWoS-271

[color=rgba(0, 0, 0, 0.9)]3.4　TSV的制备72

[color=rgba(0, 0, 0, 0.9)]3.5　铜双大马士革工艺制备RDL73

[color=rgba(0, 0, 0, 0.9)]3.6　异构集成中的双面转接板75

[color=rgba(0, 0, 0, 0.9)]3.6.1　结构75

[color=rgba(0, 0, 0, 0.9)]3.6.2　热分析—边界条件76

[color=rgba(0, 0, 0, 0.9)]3.6.3　热分析—TSV等效模型77

[color=rgba(0, 0, 0, 0.9)]3.6.4　热分析—焊凸点/下填料等效模型77

[color=rgba(0, 0, 0, 0.9)]3.6.5　热分析—结果77

[color=rgba(0, 0, 0, 0.9)]3.6.6　热机械分析—边界条件79

[color=rgba(0, 0, 0, 0.9)]3.6.7　热机械分析—材料特性80

[color=rgba(0, 0, 0, 0.9)]3.6.8　热机械分析—结果81

[color=rgba(0, 0, 0, 0.9)]3.6.9　TSV加工83

[color=rgba(0, 0, 0, 0.9)]3.6.10　带有正面RDL的转接板加工86

[color=rgba(0, 0, 0, 0.9)]3.6.11　带有正面RDL铜填充转接板的TSV露头86

[color=rgba(0, 0, 0, 0.9)]3.6.12　带有背面RDL的转接板加工88

[color=rgba(0, 0, 0, 0.9)]3.6.13　转接板的无源电学表征89

[color=rgba(0, 0, 0, 0.9)]3.6.14　最终组装90

[color=rgba(0, 0, 0, 0.9)]3.7　总结和建议93

[color=rgba(0, 0, 0, 0.9)]参考文献94

[color=rgba(0, 0, 0, 0.9)]第4章　硅基板（桥）上的异构集成96

[color=rgba(0, 0, 0, 0.9)]4.1　引言96

[color=rgba(0, 0, 0, 0.9)]4.2　无TSV转接板技术：英特尔的EMIB技术96

[color=rgba(0, 0, 0, 0.9)]4.3　EMIB的制造98

[color=rgba(0, 0, 0, 0.9)]4.3.1　利用精细RDL制造硅桥98

[color=rgba(0, 0, 0, 0.9)]4.3.2　利用超精细RDL制造硅桥99

[color=rgba(0, 0, 0, 0.9)]4.4　英特尔EMIB有机基板的制作100

[color=rgba(0, 0, 0, 0.9)]4.5　总体组装101

[color=rgba(0, 0, 0, 0.9)]4.6　IMEC桥的异构集成102

[color=rgba(0, 0, 0, 0.9)]4.7　IMEC与桥的异构集成的组装工艺步骤102

[color=rgba(0, 0, 0, 0.9)]4.8　用于异构集成的低成本 TSH 转接板（桥）103

[color=rgba(0, 0, 0, 0.9)]4.8.1　结构103

[color=rgba(0, 0, 0, 0.9)]4.8.2　电学仿真104

[color=rgba(0, 0, 0, 0.9)]4.8.3　试验件106

[color=rgba(0, 0, 0, 0.9)]4.8.4　带UBM/焊盘和铜柱的顶部芯片108

[color=rgba(0, 0, 0, 0.9)]4.8.5　带UBM/焊盘/焊料的底部芯片110

[color=rgba(0, 0, 0, 0.9)]4.8.6　桥的制备110

[color=rgba(0, 0, 0, 0.9)]4.8.7　总装111

[color=rgba(0, 0, 0, 0.9)]4.8.8　可靠性评估—冲击（坠落）试验及结果115

[color=rgba(0, 0, 0, 0.9)]4.8.9　可靠性评估—热循环试验及结果116

[color=rgba(0, 0, 0, 0.9)]4.9　总结和建议117

[color=rgba(0, 0, 0, 0.9)]参考文献117

[color=rgba(0, 0, 0, 0.9)]第5章　异构集成的扇出晶圆级/板级封装119

[color=rgba(0, 0, 0, 0.9)]5.1　引言119

[color=rgba(0, 0, 0, 0.9)]5.2　FOW/PLP的形式122

[color=rgba(0, 0, 0, 0.9)]5.3　芯片先置（芯片面朝下） 122

[color=rgba(0, 0, 0, 0.9)]5.3.1　芯片先置（芯片面朝下） 工艺122

[color=rgba(0, 0, 0, 0.9)]5.3.2　带有晶圆载板的芯片先置（芯片面朝下） 124

[color=rgba(0, 0, 0, 0.9)]5.3.3　带有面板载体的芯片先置（芯片面朝下） 127

[color=rgba(0, 0, 0, 0.9)]5.3.4　芯片先置（芯片面朝下）封装组件的热循环试验129

[color=rgba(0, 0, 0, 0.9)]5.3.5　芯片先置（芯片面朝下）FOW/PLP的应用132

[color=rgba(0, 0, 0, 0.9)]5.4　芯片先置（芯片面朝上）133

[color=rgba(0, 0, 0, 0.9)]5.4.1　芯片先置（芯片面朝上）工艺133

[color=rgba(0, 0, 0, 0.9)]5.4.2　芯片先置（芯片面朝上）封装的热循环试验137

[color=rgba(0, 0, 0, 0.9)]5.4.3　芯片先置（芯片面朝上）封装的热性能138

[color=rgba(0, 0, 0, 0.9)]5.4.4　芯片先置（芯片面朝上）FOW/PLP的应用139

[color=rgba(0, 0, 0, 0.9)]5.5　芯片后置或RDL先置140

[color=rgba(0, 0, 0, 0.9)]5.5.1　芯片后置或RDL先置的原因140

[color=rgba(0, 0, 0, 0.9)]5.5.2　芯片后置或RDL先置工艺140

[color=rgba(0, 0, 0, 0.9)]5.5.3　芯片后置或RDL先置FOW/PLP的应用142

[color=rgba(0, 0, 0, 0.9)]5.6　RDL制造143

[color=rgba(0, 0, 0, 0.9)]5.6.1　有机RDL（聚合物和ECD铜+刻蚀）143

[color=rgba(0, 0, 0, 0.9)]5.6.2　无机RDL（PECVD和镶嵌铜+CMP）144

[color=rgba(0, 0, 0, 0.9)]5.6.3　混合RDL（先无机RDL，后有机RDL）146

[color=rgba(0, 0, 0, 0.9)]5.6.4　纯PCB技术的RDL（ABF/SAP/LDI和镀铜+刻蚀）146

[color=rgba(0, 0, 0, 0.9)]5.7　翘曲148

[color=rgba(0, 0, 0, 0.9)]5.7.1　FOW/PLP中的各种翘曲148

[color=rgba(0, 0, 0, 0.9)]5.7.2　允许的最大翘曲148

[color=rgba(0, 0, 0, 0.9)]5.7.3　翘曲的测量与模拟149

[color=rgba(0, 0, 0, 0.9)]5.8　临时晶圆与面板载体150

[color=rgba(0, 0, 0, 0.9)]5.9　异构集成的FOW/PLP机会151

[color=rgba(0, 0, 0, 0.9)]5.10　总结和建议155

[color=rgba(0, 0, 0, 0.9)]参考文献156

[color=rgba(0, 0, 0, 0.9)]第6章　基于扇出型RDL基板的异构集成165

[color=rgba(0, 0, 0, 0.9)]6.1　引言165

[color=rgba(0, 0, 0, 0.9)]6.2　星科金朋公司的FOFC-eWLB技术165

[color=rgba(0, 0, 0, 0.9)]6.3　日月光半导体公司的FOCoS技术166

[color=rgba(0, 0, 0, 0.9)]6.3.1　关键工艺步骤166

[color=rgba(0, 0, 0, 0.9)]6.3.2　FOCoS的可靠性167

[color=rgba(0, 0, 0, 0.9)]6.4　联发科公司通过FOWLP技术实现的RDL169

[color=rgba(0, 0, 0, 0.9)]6.5　台积电公司的InFO_oS技术171

[color=rgba(0, 0, 0, 0.9)]6.6　三星公司的无硅RDL转接板技术171

[color=rgba(0, 0, 0, 0.9)]6.6.1　关键工艺步骤172

[color=rgba(0, 0, 0, 0.9)]6.6.2　无硅RDL转接板的可靠性172

[color=rgba(0, 0, 0, 0.9)]6.7　总结和建议173

[color=rgba(0, 0, 0, 0.9)]参考文献174

[color=rgba(0, 0, 0, 0.9)]第7章　PoP异构集成176

[color=rgba(0, 0, 0, 0.9)]7.1　引言176

[color=rgba(0, 0, 0, 0.9)]7.2　引线键合PoP176

[color=rgba(0, 0, 0, 0.9)]7.3　倒装PoP177

[color=rgba(0, 0, 0, 0.9)]7.4　引线键合与倒装混合PoP封装177

[color=rgba(0, 0, 0, 0.9)]7.5　iPhone 5S中的PoP177

[color=rgba(0, 0, 0, 0.9)]7.6　安靠科技/高通/新科公司的PoP179

[color=rgba(0, 0, 0, 0.9)]7.7　苹果公司的焊点倒装PoP封装181

[color=rgba(0, 0, 0, 0.9)]7.8　星科金朋公司的处理器PoP封装181

[color=rgba(0, 0, 0, 0.9)]7.9　英飞凌公司的eWLB上3D eWLB封装182

[color=rgba(0, 0, 0, 0.9)]7.10台积电/苹果公司的处理器PoP封装183

[color=rgba(0, 0, 0, 0.9)]7.10.1　台积电/苹果公司的A10处理器PoP封装183

[color=rgba(0, 0, 0, 0.9)]7.10.2　台积电/苹果公司的A11处理器PoP封装184

[color=rgba(0, 0, 0, 0.9)]7.10.3　台积电/苹果公司的A12处理器PoP封装185

[color=rgba(0, 0, 0, 0.9)]7.11　三星智能手表PoP封装186

[color=rgba(0, 0, 0, 0.9)]7.12　总结和建议188

[color=rgba(0, 0, 0, 0.9)]参考文献188

[color=rgba(0, 0, 0, 0.9)]第8章　内存堆叠的异构集成190

[color=rgba(0, 0, 0, 0.9)]8.1　引言190

[color=rgba(0, 0, 0, 0.9)]8.2　铜低k芯片上堆叠裸片（存储器）的引线键合195

[color=rgba(0, 0, 0, 0.9)]8.2.1　测试装置195

[color=rgba(0, 0, 0, 0.9)]8.2.2　铜低k焊盘处的应力196

[color=rgba(0, 0, 0, 0.9)]8.2.3　组装和处理199

[color=rgba(0, 0, 0, 0.9)]8.2.4　切割方法的测评199

[color=rgba(0, 0, 0, 0.9)]8.2.5　芯片贴装工艺200

[color=rgba(0, 0, 0, 0.9)]8.2.6　引线键合工艺202

[color=rgba(0, 0, 0, 0.9)]8.2.7　成型工艺205

[color=rgba(0, 0, 0, 0.9)]8.2.8　可靠性测试和结果205

[color=rgba(0, 0, 0, 0.9)]8.2.9　总结和建议208

[color=rgba(0, 0, 0, 0.9)]8.3　存储芯片和逻辑芯片的低温键合208

[color=rgba(0, 0, 0, 0.9)]8.3.1　低温键合的工作过程208

[color=rgba(0, 0, 0, 0.9)]8.3.2　低温SiO2/Ti/Au/Sn/In/Au到SiO2/Ti/Au键合209

[color=rgba(0, 0, 0, 0.9)]8.3.3　焊料设计209

[color=rgba(0, 0, 0, 0.9)]8.3.4　试验件209

[color=rgba(0, 0, 0, 0.9)]8.3.5　采用InSnAu低温键合的3D集成电路芯片堆叠211

[color=rgba(0, 0, 0, 0.9)]8.3.6　InSnAu IMC的SEM、TEM、XDR 和 DSC213

[color=rgba(0, 0, 0, 0.9)]8.3.7　InSnAu IMC的杨氏模量和硬度214

[color=rgba(0, 0, 0, 0.9)]8.3.8　InSnAu IMC的3次回流214

[color=rgba(0, 0, 0, 0.9)]8.3.9　InSnAu IMC的剪切强度215

[color=rgba(0, 0, 0, 0.9)]8.3.10　InSnAu IMC的电阻216

[color=rgba(0, 0, 0, 0.9)]8.3.11　InSnAu IMC不稳定分析216

[color=rgba(0, 0, 0, 0.9)]8.3.12　总结和建议217

[color=rgba(0, 0, 0, 0.9)]参考文献218

[color=rgba(0, 0, 0, 0.9)]第9章　芯片到芯片堆叠的异构集成221

[color=rgba(0, 0, 0, 0.9)]9.1　引言221

[color=rgba(0, 0, 0, 0.9)]9.2　带有TSV的芯片到芯片的异构集成222

[color=rgba(0, 0, 0, 0.9)]9.2.1　底层芯片的TSV和UBM焊盘设计222

[color=rgba(0, 0, 0, 0.9)]9.2.2　顶层芯片的焊料微凸点设计223

[color=rgba(0, 0, 0, 0.9)]9.2.3　TSV制造223

[color=rgba(0, 0, 0, 0.9)]9.2.4　底层芯片ENIG UBM焊盘的制造224

[color=rgba(0, 0, 0, 0.9)]9.2.5　顶层芯片铜柱和锡焊帽的制造225

[color=rgba(0, 0, 0, 0.9)]9.2.6　TSV的DRIE225

[color=rgba(0, 0, 0, 0.9)]9.2.7　侧壁的钝化228

[color=rgba(0, 0, 0, 0.9)]9.2.8　自下而上的电镀229

[color=rgba(0, 0, 0, 0.9)]9.2.9　ENIG电镀结果231

[color=rgba(0, 0, 0, 0.9)]9.2.10　铜锡合金焊凸点的制造结果232

[color=rgba(0, 0, 0, 0.9)]9.2.11　组装结果233

[color=rgba(0, 0, 0, 0.9)]9.2.12　总结和建议234

[color=rgba(0, 0, 0, 0.9)]9.3　无TSV的芯片到芯片异构集成235

[color=rgba(0, 0, 0, 0.9)]9.3.1　试验件与制造方法235

[color=rgba(0, 0, 0, 0.9)]9.3.2　试验件的制造237

[color=rgba(0, 0, 0, 0.9)]9.3.3　芯片到晶圆的组装方法239

[color=rgba(0, 0, 0, 0.9)]9.3.4　凸点高度平面度240

[color=rgba(0, 0, 0, 0.9)]9.3.5　对齐精度241

[color=rgba(0, 0, 0, 0.9)]9.3.6　芯片到晶圆的实验设计（DoE）242

[color=rgba(0, 0, 0, 0.9)]9.3.7　可靠性试验与结果244

[color=rgba(0, 0, 0, 0.9)]9.3.8　3D IC封装与SnAg互连245

[color=rgba(0, 0, 0, 0.9)]9.3.9　总结和建议247

[color=rgba(0, 0, 0, 0.9)]参考文献247

[color=rgba(0, 0, 0, 0.9)]第10章　CIS、LED、MEMS和VCSEL的异构集成249

[color=rgba(0, 0, 0, 0.9)]10.1　引言249

[color=rgba(0, 0, 0, 0.9)]10.2　CIS异构集成249

[color=rgba(0, 0, 0, 0.9)]10.2.1　前照式CIS和背照式CIS249

[color=rgba(0, 0, 0, 0.9)]10.2.2　3D CIS和IC混合集成251

[color=rgba(0, 0, 0, 0.9)]10.2.3　3D IC和CIS异构集成254

[color=rgba(0, 0, 0, 0.9)]10.2.4　总结和建议258

[color=rgba(0, 0, 0, 0.9)]10.3　LED异构集成258

[color=rgba(0, 0, 0, 0.9)]10.3.1　采用带空腔和铜填充TSV的硅基板LED封装258

[color=rgba(0, 0, 0, 0.9)]10.3.2　基于TSV的LED晶圆级封装262

[color=rgba(0, 0, 0, 0.9)]10.3.3　总结和建议267

[color=rgba(0, 0, 0, 0.9)]10.4　MEMS异构集成268

[color=rgba(0, 0, 0, 0.9)]10.4.1　基于TSV的RF MEMS器件晶圆级封装268

[color=rgba(0, 0, 0, 0.9)]10.4.2　基于FBAR振荡器的晶圆级封装272

[color=rgba(0, 0, 0, 0.9)]10.4.3　基于焊料的3D MEMS封装低温键合275

[color=rgba(0, 0, 0, 0.9)]10.4.4　总结和建议282

[color=rgba(0, 0, 0, 0.9)]10.5　VCSEL和PD的异构集成283

[color=rgba(0, 0, 0, 0.9)]10.5.1　嵌入式板级光互连283

[color=rgba(0, 0, 0, 0.9)]10.5.2　嵌入OECB的3D异构集成293

[color=rgba(0, 0, 0, 0.9)]10.5.3　总结和建议301

[color=rgba(0, 0, 0, 0.9)]参考文献302

[color=rgba(0, 0, 0, 0.9)]第11章　异构集成的发展趋势305

[color=rgba(0, 0, 0, 0.9)]11.1　引言305

[color=rgba(0, 0, 0, 0.9)]11.2　异构集成的发展趋势305

[color=rgba(0, 0, 0, 0.9)]11.2.1　有机基板上的异构集成305

[color=rgba(0, 0, 0, 0.9)]11.2.2　非有机基板上的异构集成306

[color=rgba(0, 0, 0, 0.9)]11.2.3　各种异构集成的应用307

[color=rgba(0, 0, 0, 0.9)]11.2.4　各种异构集成的应用范围 307

[color=rgba(0, 0, 0, 0.9)]11.2.5　总结和建议307

[color=rgba(0, 0, 0, 0.9)]参考文献309

[color=rgba(0, 0, 0, 0.9)]◆ 前言：◆

[color=rgba(0, 0, 0, 0.9)]原书前言

[color=rgba(0, 0, 0, 0.9)]在摩尔定律的驱动下，再加上诸如智能手机、平板计算机和可穿戴设备移动产品的需求，SoC（片上系统）过去10多年已经非常普及。SoC可以将不同功能的集成电路（IC）集成到单芯片上形成一个系统或子系统的单芯片。不幸的是，摩尔定律即将终结，并且制造SoC所需工艺的特征尺寸（进行缩放）的减小变得更加困难和昂贵。异构集成则与SoC形成了对照：异构集成使用封装技术，将来自不同的芯片设计公司、代工厂、不同晶圆尺寸、特征尺寸和公司的不同材料和功能的芯片、光子器件或不同材料和功能的组件（平铺、堆叠或两者兼有）集成到一个系统或子系统中。系统级封装（SiP）与异构集成非常相似，只是异构集成适用于更细的节距、更多的输入/输出（I/O）、更高的密度和更高的性能。

[color=rgba(0, 0, 0, 0.9)]总体上，异构集成可以归类为基于有机基板的异构集成、基于硅基板（带TSV转接板）的异构集成、基于硅基板（无TSV，如桥）的异构集成、基于扇出RDL（再布线层）基板的异构集成和基于陶瓷基板的异构集成。未来几年里，这些不同类型基板间的异构集成将会陆续出现，无论在性能、外形尺寸、功耗、信号完整性还是在成本等因素方面都将具有更高水平。然而，大多数从业工程师和管理人员，以及科学家和研究人员，对于如何建立积层有机封装基板、积层基板上的顶部薄膜层、有机转接板、TSV转接板、TSV和RDL制造、无TSV转接板、（硅）桥、扇出RDL基板、堆叠封装、存储器堆叠、芯片到芯片堆叠、晶圆上凸点形成、热压键合、低温键合、芯片到晶圆键合以及晶圆到晶圆的键合还没有很好的理解。因此，工业界和学术界迫切需要一本对当前这些关键赋能技术知识进行全面介绍的书。本书可以为读者提供快速解决上述问题的方法和基本知识，并在做出系统级决策、进行内在权衡比较时提供指导。

[color=rgba(0, 0, 0, 0.9)]本书共11章，即异构集成综述；有机基板上的异构集成；硅基板上的异构集成（TSV转接板）；硅基板（桥）上的异构集成；异构集成的扇出晶圆级/板级封装；基于扇出型RDL基板的异构集成；PoP异构集成；内存堆叠的异构集成；芯片到芯片堆叠的异构集成；CIS（CMOS图像传感器）、LED（发光二极管）、MEMS（微机电系统）和VCSEL（垂直腔面发射激光器）上的异构集成；异构集成的发展趋势。

[color=rgba(0, 0, 0, 0.9)]第1章简要介绍了异构集成的定义、分类和应用领域。

[color=rgba(0, 0, 0, 0.9)]第2章介绍了有机基板上的异构集成，重点介绍各种有机基板，如积层、积层顶部薄膜层、有机转接板、无芯基板、引线上凸点和用于异构集成的嵌入式迹线基板。

[color=rgba(0, 0, 0, 0.9)]第3章详细介绍了硅基板（TSV转接板）上的异构集成，重点介绍热性能、机械特性和在TSV转接板两侧进行芯片异构集成的工艺，并首先简要介绍了转接板的TSV和RDL的制造。

[color=rgba(0, 0, 0, 0.9)]第4章介绍了硅基板（无TSV转接板，如桥）上的异构集成，重点介绍在桥两侧进行芯片异构集成的电性能和制造工艺。首先简要介绍了英特尔公司的EMIB（嵌入式多芯片互连桥）和微电子研究中心（IMEC）的逻辑和内存互连桥。

[color=rgba(0, 0, 0, 0.9)]第5章概述了扇出型晶圆级/板级封装（FOW/PLP）上的异构集成，重点介绍FOW/PLP的形成和RDL的制造，并简要介绍了FOW/PLP为异构集成带来的机遇。

[color=rgba(0, 0, 0, 0.9)]第6章介绍了基于扇出型RDL基板的异构集成。重点介绍使用FOW/PLP技术制造RDL，以消除使用TSV转接板进行异构集成。

[color=rgba(0, 0, 0, 0.9)]第7章介绍了PoP异构集成，简要介绍了利用PoP制造的智能手机和智能手表的示例。

[color=rgba(0, 0, 0, 0.9)]第8章讨论了内存堆叠的异构集成，重点介绍了在两个内存芯片堆叠在一个ASIC上的异构集成和内存芯片与逻辑芯片低温键合的异构集成。

[color=rgba(0, 0, 0, 0.9)]第9章介绍了芯片到芯片和面对面异构集成的两个示例。其中一个示例是利用底部芯片中的TSV传输信号、电源和地，另一个示例没有TSV，而是在更大的芯片上通过焊凸点进行传输。

[color=rgba(0, 0, 0, 0.9)]第10章介绍了CIS、LED、MEMS、VCSEL的异构集成，重点介绍了每个异构集成的一些示例。

[color=rgba(0, 0, 0, 0.9)]第11章描述了异构集成的发展趋势，重点介绍了各种异构集成的制造工艺、选择标准和应用范围（规格和引脚数）。

[color=rgba(0, 0, 0, 0.9)]本书适用于对异构集成技术非常关注的以下三类专家群体：

[color=rgba(0, 0, 0, 0.9)]1）积极参与或打算积极参与研究和开发异构集成的关键赋能技术的人，如积层有机封装基板、积层基板顶部薄膜层、有机转接板、TSV转接板、TSV和RDL制造、无TSV转接板、桥、扇出型RDL基板、堆叠封装（PoP）、内存堆叠、芯片与芯片堆叠、晶圆凸点、热压键合、低温键合、芯片-晶圆键合和晶圆-晶圆键合。

[color=rgba(0, 0, 0, 0.9)]2）那些遇到异构集成实际问题，希望了解和学习更多解决这类问题方法

[color=rgba(0, 0, 0, 0.9)]的人。

[color=rgba(0, 0, 0, 0.9)]3）那些必须为其产品选择高可靠、创造性、高性能、高密度、低功耗且成本高效的异构集成技术的人。

[color=rgba(0, 0, 0, 0.9)]本书也可以作为有望成为异构集成技术领域未来领导者、科学家，以及电子和光电子行业工程师的大学生和研究生教材。

[color=rgba(0, 0, 0, 0.9)]希望本书能成为所有面临异构集成挑战性问题的读者和对异构集成日益增长的兴趣所带来的有价值挑战性问题的读者的宝贵参考资料，这些问题是随着对异构集成日益增长的关注而产生的。同时希望本书能有助于推动、促进对关键赋能技术的异构集成产品的研究开发，以及对异构集成产品更合理的应用。

[color=rgba(0, 0, 0, 0.9)]那些已掌握半导体封装系统异构集成技术设计和制造的组织通过本书将有望在电子和光电子制造行业取得重大进展，并在性能、功能、密度、功耗、带宽、质量、尺寸和重量方面获得巨大收益。希望本书的内容有助于清除异构集成技术研发道路上的障碍、选择正确的技术路径，并加速异构集成关键赋能技术产品的设计、材料、工艺和制造开发。

[color=rgba(0, 0, 0, 0.9)]John H. Lau（刘汉诚）

[color=rgba(0, 0, 0, 0.9)]序

[color=rgba(0, 0, 0, 0.9)]过去的半个多世纪，半导体行业一直遵循摩尔定律的轨迹高速发展，如今正面临着包括物理原理极限、技术手段极限和经济成本极限等一系列极限挑战，单纯靠提升工艺来提升芯片性能的方法已经无法充分满足时代的需求，异构集成正在成为后摩尔时代延续半导体技术的主流发展方向。异构集成采用系统设计理念，应用先进技术比如IP和小芯片（Chiplet），具有2.5D或3D高密度结构，可以融合不同半导体材料、工艺、结构和元器件，因而使得异构集成芯片可以实现强大且复杂的功能，突破单一半导体工艺的性能极限；同时具有灵活性强、可靠性高、研发周期短、可实现小型化轻质化等特点。微电子行业的领导者，如英特尔、AMD、台积电已将其视为推动半导体下一个30年发展的重要技术。

[color=rgba(0, 0, 0, 0.9)]在芯片设计和制造成本越来越高的情况下，异构集成作为先进封装技术和被视为后摩尔时代新路径越来越广受关注。通过这一技术，工程师可以像搭积木一样，在芯片库里将不同工艺的小芯片组装在一起。美国在异构集成技术方面处于领先地位，诺格公司在2017年已形成代工能力，其制造的异构芯片已在诸如AESA（有源相控阵雷达）中开始应用，在以砷化镓、氮化镓、异构集成为代表的射频元器件代际发展趋势中，以异构集成技术为代表的集成微系统将有着广阔的市场应用前景。

[color=rgba(0, 0, 0, 0.9)]该书主要内容涉及异构集成基本构成、技术体系、工艺细节及其应用，涵盖了有机基板上的异构集成、硅基板（TSV转接板、桥）上的异构集成、扇出型晶圆级/

[color=rgba(0, 0, 0, 0.9)]板级封装、扇出型RDL基板的异构集成、PoP异构集成、内存堆叠的异构集成、芯片到芯片堆叠的异构集成、CIS、LED、MEMS和VCSEL异构集成等方面的基础知识，最后介绍了异构集成的发展趋势。这些对于异构集成的成功都至关重要，将为我国电子信息的教学研究和产业界的研发制造提供参考，具有较强的指导价值。相信该书的译介将进一步推动我国先进封装技术的不断进步。

[color=rgba(0, 0, 0, 0.9)]李树深 中国科学院院士

[color=rgba(0, 0, 0, 0.9)]◆ 作者简介：◆

[color=rgba(0, 0, 0, 0.9)]刘汉诚（John H. Lau）博士、ASME Fellow、IEEE life Fellow、IMAPS Fellow。

[color=rgba(0, 0, 0, 0.9)]刘汉诚博士是电子、光电、LED、CIS和MEMS元件和系统方面设计、分析、材料、工艺、制造、鉴定、可靠性、测试和热管理等领域的专家，拥有40多年的集成电路研发和制造经验，撰写或合作撰写了超过480 篇技术论文，发布或正在申请的专利多达30余项，并在全球范围内进行了290多次讲座/研讨会/主题演讲。他撰写或合著了超过20部关于IC的3D 集成、TSV的3D 集成、MEMS 封装、IC的2D和3D互连可靠性、倒装芯片 WLP、面阵列封装、高密度 PCB、SMT、DCA、无铅材料、焊接、制造和焊点可靠性等方面的教材。

[color=rgba(0, 0, 0, 0.9)]译者序

[color=rgba(0, 0, 0, 0.9)]在当前复杂芯片设计和制造成本越来越高的情况下，异构集成作为先进封装技术被视为后摩尔时代的新解决路径，越来越广受关注。世界半导体行业的领导者，如英特尔、AMD、台积电已将其视为推动半导体下一个三十年发展的重要技术，国内的一些主要厂商也积极投入精力研发异构集成相关工艺和产品。可以预见，异构集成技术在未来军用和民用领域有着广阔的应用前景。

[color=rgba(0, 0, 0, 0.9)]本书主要涉及异构集成基本构成、技术体系、工艺细节及其应用，涵盖有机基板上的异构集成、硅基板（TSV转接板、桥）上的异构集成、扇出型晶圆级/板级封装、扇出型RDL基板上的异构集成、PoP异构集成、内存堆叠的异构集

[color=rgba(0, 0, 0, 0.9)]成、芯片到芯片堆叠的异构集成、CIS、LED、MEMS和VCSEL异构集成等方面的基础知识，最后介绍了异构集成的发展趋势。全书图文并茂，数据翔实，衷心希望中译文能为国内相关从业人员的研究开发提供一些借鉴和参考。

[color=rgba(0, 0, 0, 0.9)]本书得以翻译出版离不开机械工业出版社电工电子分社付承桂社长和吕潇编辑的精心策划与指导。本书翻译由中国电子科技集团公司第四十三研究所吴向东所长及相关专家、清华大学材料学院王琛教授、东南大学单伟伟教授和李力一教授、电子科技大学周国云教授和李久娟博士后、航天九院13所邢朝洋研究员等人参与。为尽可能保证质量，本书采用了多人多次审校的方法。西安电子科技大学单光宝教授和贾护军教授、武汉大学郭宇铮教授参与了部分章节审校，译者对他们利用业余时间做出的无偿奉献表示衷心感谢！

[color=rgba(0, 0, 0, 0.9)]异构集成技术涉及知识面较宽，新兴材料和新工艺概念术语较多，因译者翻译和学术水平有限，其中的译文表达不当之处在所难免，恳请广大读者批评

[color=rgba(0, 0, 0, 0.9)]指正。

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