关于ADC的量化误差，第一次做12位SARADC，有效位只有6.5bit

greensoya · 发表于 2024-1-1 10:28:52

Harold-HAN 发表于 2023-12-29 10:52
主要是因为没有理解ENOB，输入信号幅度为达到DAC的满量程幅度，导致信号的功率比较低 ...

已经解决了吗？

Harold-HAN · 发表于 2024-1-3 11:06:23

greensoya 发表于 2024-1-1 10:28
已经解决了吗？

是的，我DAC的量程设定的900mV，但是我输入信号的vpp就只有500mV，输入信号的功率比较小，所以出来的ENOB就比较小，后来将输入信号的vpp调到890mV，主要考虑工艺角的影响，没有给900mV，上下留了裕度。然后ENOB就上去了，能够达到11.9的。

一只IC虫 · 发表于 2024-2-22 09:14:48

博主的trise，tfall最后怎么设置的，我遇到了一样的问题

Harold-HAN · 发表于 2024-2-26 11:24:32

一只IC虫发表于 2024-2-22 09:14
博主的trise，tfall最后怎么设置的，我遇到了一样的问题

你说的是ADC采样时钟吗？我用的理想源给的，具体的trise和tfall值可以根据你实际电路中的时钟来给，我两个都给的1ns。边沿给10ns时会导致数字模块重复抽取，判定为两个上升沿，这会导致数字会在一个时钟边沿同时控制两个DAC的控制信号。如果你的时钟边沿比较缓慢，那么需要通过buffer来推一下，这样来满足电路需求。