RC综合错误显示代码部分模块不可综合

dddddyx

我用vivado写完run synthesis成功也可以仿真，但是用RC综合显示不可综合，改怎么解决？

songzijian87

不要把条件判断里面的!rst||cs写一块，分成两个if else

if(!rst)
    cnt_data_in <= 4'd0;
else if(cs)
    cnt_data_in <= 4'd0;

767781537

建议可以再深化一下基础 再做综合

dddddyx

767781537 发表于 2023-7-28 15:04
建议可以再深化一下基础 再做综合

谢谢您的建议，我现在数字前端设计经验较少，但是导师要求短期内从前端到后端全部负责，因此只能学一步做一步，问题比较多。请问您有什么好的学习经验，可以分享一下吗？我对前端还是更感兴趣的。

767781537

dddddyx 发表于 2023-7-28 15:18
谢谢您的建议，我现在数字前端设计经验较少，但是导师要求短期内从前端到后端全部负责，因此只能学一步做 ...

看样子应该是在学校，那可以按照导师要求把这些流程用到的工具熟悉一下，如果前后端全部负责估计就是让你跑跑脚本收集收集报告的意思，这个过程了解一下概念就可以了，相当于对数字设计有个总体的认知，同时数字设计必读的那些书好好看一看，急不得的，慢慢来吧

iceinsky

你写了了negedge rstn，工具认为你下面的电路中的触发器将使用异步复位，且rstn信号连接到dff.clr pin，但是你代码描述的是 （rstn|cs），问题1 是（rstn|cs）与negedge rstn不一致，问题二，异步复位的写法（编译器认为就是）if （！rstn e） ... else ...

兄弟,虽然你是在写代码,但其实是电路,高级语言的实现机制能硬件描述语言上不一样的,你不能仅凭逻辑学来,你要想着实现电路,