数字版图LVS过了，但是ERC PATHCHK有错误，该怎么解决？

dddddyx · 发表于 2023-7-21 15:23:16

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在innovus导出.v文件时，include了去耦电容，lvs可以通过，但是显示这两个去耦电容单元显示悬空，这个ERC问题有影响吗？怎么消除呢？
屏幕截图 2023-07-21 152134.png

maomao198477 · 发表于 2023-7-21 15:26:45

要先了解这个rule的意思

dddddyx · 发表于 2023-7-21 16:15:57

maomao198477 发表于 2023-7-21 15:26
要先了解这个rule的意思

你好，这是include physicalcell后v2lvs转的网表，我看后面的DeCap的PIN没有列出来，请问是因为这个所以没接上电源地吗？
屏幕截图 2023-07-21 160024.png

duanzy · 发表于 2023-8-3 18:06:00

dddddyx 发表于 2023-7-21 16:15
你好，这是include physicalcell后v2lvs转的网表，我看后面的DeCap的PIN没有列出来，请问是因为这个所以 ...

在rule里面把电源地都写上试试

rule里面搜 “vdd”

dddddyx · 发表于 2023-8-7 16:04:32

duanzy 发表于 2023-8-3 18:06
在rule里面把电源地都写上试试

rule里面搜 “vdd”

在lvs rule 里面有LVS GROUND NAME "VSS" LVS POWER NAME "VDD" ，错误没有解决。请问该怎么办呢？

热爱IC的小白 · 发表于 2023-10-24 15:50:50

可以waved

wxsdkgjj · 发表于 2023-10-25 11:35:19

这个是可wave的选项，因为数字电路的decap是由电源地电压控制不同类型的导通的，所以在cadence中是会有ERC问题的，这个属于正常

dddddyx · 发表于 2023-10-26 17:21:15

wxsdkgjj 发表于 2023-10-25 11:35
这个是可wave的选项，因为数字电路的decap是由电源地电压控制不同类型的导通的，所以在cadence中是会有ERC ...

好的，感谢

Lotusy · 发表于 2023-10-27 11:11:11

学到了

[求助] 数字版图LVS过了，但是ERC PATHCHK有错误，该怎么解决？