SV clocking采样的问题

L_2023

最近再做ahb to apb bridge的验证项目，在使用clocking采用时遇到了不理解的问题。

这是apb的interface

这是采样的代码，用uvm_info打印输出

这是波形图

这是采样输出结果
330ns采样输出

410ns采样输出

从波形图可以看到，在330ns的时候，PWRITE=1，PSELx=1，PENABLE=1；在410ns的时候，PWRITE=1，PSELx=0，PENABLE=0。
但是在330ns时，vif.drv_clk.PWRITE=1,vif.drv_clk.PSELx=1,vif.drv_clk.PENABLE=0，采样的值不正确；vif.PWRITE=1,vif.PSELx=1,vif.PENABLE=1，采样值正确。
在410ns时，vif.drv_clk.PWRITE=1,vif.drv_clk.PSELx=1,vif.drv_clk.PENABLE=1，采样的值不正确；vif.PWRITE=1,vif.PSELx=0,vif.PENABLE=0，采样值正确。

在这里想请问一下各位，出现这个问题的原因是什么呀？按理说clocking采样时钟上升沿前一个step的值，不应该是这样的结果啊。

已解决，是vif.drv_clk.与@vif.pclk混用的问题

gaurson

你这个apb_if是放在master还是slave？为啥drv_clk里面的PENABLE等信号定义是输入？我理解应该是driver驱动的吧？可能要看看你的driver里面的行为了。

L_2023

gaurson 发表于 2023-7-12 18:55
你这个apb_if是放在master还是slave？为啥drv_clk里面的PENABLE等信号定义是输入？我理解应该是driver驱动 ...

我这里验证的dut是ahb2apb bridge，PENABLE等信号是dut的输出。apb_if是放在 apb slave里面的，用来响应读写和驱动pready等信号

                               
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我在driver里面采样PWRITE，PSELx，PENABL这三个信号时，用vif.drv_clk采样的值不对，直接vif.采样的就正确，不知道原因在哪儿

sky啊哈

参考一下这个
https://www.cnblogs.com/skyaha/p/17544685.html

simpleplan

经过intface的信号有时候会晚一个周期

simpleplan

#1step导致的

年轻的韭菜

https://blog.csdn.net/Holden_Liu/article/details/115397367 可以参考这个大佬的帖子，用了clocking block吗

L_2023

谢谢各位，我去研究研究你们推荐的帖子

L_2023

年轻的韭菜 发表于 2023-7-17 10:53
https://blog.csdn.net/Holden_Liu/article/details/115397367 可以参考这个大佬的帖子，用了clocking bloc ...

谢谢，我去研究研究

L_2023

sky啊哈 发表于 2023-7-16 14:06
参考一下这个
https://www.cnblogs.com/skyaha/p/17544685.html

谢谢，我去研究研究