为了验证dut，在uvm环境的哪个结构中对dut动起来必须的寄存器进行配置呢

超超0508 · 发表于 2023-6-16 14:48:16

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理解的uvm通过sequence发激励，都是设置数据格式，然后不同的激励就是不同的数据包，但在复杂的验证中，可能还需要对寄存器写不同的值，以开启不同的功能，请问可以在sequence中对寄存器进行配置吗，还是说在其他位置对寄存器进行配置呢。

gerry1812 · 发表于 2023-6-17 18:06:54

寄存器配置需要用到uvm的ral，寄存器模型

买履人 · 发表于 2023-6-18 19:56:25

可以的啊，sequence调用reg model进行配置寄存器就可以了。甚至uvm还有个sequence叫做uvm_reg_sequence，可以参考一下。

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