关于带CDAC校准的SAR ADC用上极板采样有没有可能实现14bit精度？

zt_ic222 · 发表于 2023-6-15 17:21:43

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用的分段式CDAC，校准方式是假设低位的电容是准的，一位位给高位校准（此处怀疑低位失配带来的误差会不会指数性累计到高位）；采样方式用的是上极板采样，可以用bootstrap开关；比较器采用的是pre amp+latch的方式，预设用OOS+IOS技术修offset，不是高速SAR，想问问有经验的大佬这种方式有没有可能实现14bit精度

zt_ic222 · 发表于 2023-6-15 17:22:30

自己给自己顶顶

2sc3357 · 发表于 2023-6-16 17:59:24

使用bottom plate sampling的原因是避免在开关断开时注入与信号有关的电荷，与CDAC失配应该没啥关系吧

zt_ic222 · 发表于 2023-6-23 21:57:25

2sc3357 发表于 2023-6-16 17:59
使用bottom plate sampling的原因是避免在开关断开时注入与信号有关的电荷，与CDAC失配应该没啥关系吧 ...

我的意思是综合各种不利因素下，如果电荷注入和时钟馈通引入的非线性和噪声没有额外的处理手段会不会导致14bit无法实现？

Flienshdes · 发表于 2024-9-4 11:44:19

同问，请问楼主有答案了吗

zt_ic222 · 发表于 2024-10-18 17:15:50

Flienshdes 发表于 2024-9-4 11:44
同问，请问楼主有答案了吗

是可以实现的，但不配合校准手段，CDAC的版图压力会比较大，要调教很久

Flienshdes · 发表于 2024-10-21 15:58:38

zt_ic222 发表于 2024-10-18 17:15
是可以实现的，但不配合校准手段，CDAC的版图压力会比较大，要调教很久
...

好的，感谢~ 分段CDAC的话，感觉低位校准高位精度可能会比不分段更低些呀，你是两段都取了冗余的吗

zt_ic222 · 发表于 2024-10-22 14:07:34

Flienshdes 发表于 2024-10-21 15:58
好的，感谢~ 分段CDAC的话，感觉低位校准高位精度可能会比不分段更低些呀，你是两段都取了冗余的吗
...

为什么会低？是的

Flienshdes · 发表于 2024-10-22 14:31:29

zt_ic222 发表于 2024-10-22 14:07
为什么会低？是的

我原先想的是低位不加冗余精度会低，因为低端加冗余的话，桥电容就要至少取2倍单位电容吧，这样想要保证低段最高位和高段最低位成二进制的话，还要在低段补不少哑电容，感觉很消耗面积呀

zt_ic222 · 发表于 2024-10-24 11:06:37

Flienshdes 发表于 2024-10-22 14:31
我原先想的是低位不加冗余精度会低，因为低端加冗余的话，桥电容就要至少取2倍单位电容吧，这样想要保证 ...

不用哑电容，哑电容就是理论分析的时候方便理解的，实际只会减小动态范围，桥接电容本来就不会是个整数Cu

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