cadence仿真能定性评估HBM性能吗

a5541330 · 发表于 2023-6-15 17:15:05

各位前辈，我手里有A、B两次流片的测试结果，想通过这两次测试结果和cadence电路仿真定性优化HBM性能。测试中A的性能优于B，现通过如图电路仿真A、B对应的电路，仿真结果是反而是B由于A。是不是cadence仿真不了HBM数据呢？

a5541330 · 发表于 2023-6-15 17:16:54

图一中，先用1.5kV电路对电容充电，然后电容对电路放电。除输入管脚外的IO接地，电源地悬空

mismatch24 · 发表于 2023-6-15 17:43:11

你想评估啥？你想仿啥？

a5541330 · 发表于 2023-6-15 19:34:27

mismatch24 发表于 2023-6-15 17:43
你想评估啥？你想仿啥？

感谢您的回复，我是想通过cadence仿真评估芯片的HBM和CDM性能。现在手里是有两代芯片的ESD的数据了。

fei_SH · 发表于 2023-6-16 08:27:53

你这只是加了一个HBM的激励，仿的是电路在HBM激励下的响应。没有代入ESD器件的模型，应该是仿不出来HBM能力的。这个比较难吧，你用的ESD方案，ESD器件的性能和不同批次的差异，还有内部电路的差异，都是导致版本ESD不一致的可能原因。先去做FA看两个版本失效的地方吧，比较一下再去分析原因。再结合看看仿真看看是否有新的发现。

mars0904 · 发表于 2023-6-16 09:08:40

是否考虑了寄生电感，电阻，电容的影响？
还有就是RC clamp走沟道的结构是可以仿真的，要是GGMOS走snapback的话，就没办法仿真了，除非像楼上说的有ESD model才可以仿真。

andyfan · 发表于 2023-6-16 09:19:15

这个和CADENCE无关，和你是否有相关器件模型有关，一般情况下的器件模型是不包含击穿区的特性的，也就是你如果利用到snapback类型的保护器件，普通模型肯定是不支持的。

Fengxiy_UniIC · 发表于 2023-6-16 18:26:05

看来你在一个毫无基础的公司。

JJJXXXYYY · 发表于 2023-6-16 22:19:43

我觉得你电路模型应该把e s d电路搭出来，搭完再给电路灌激励

a5541330 · 发表于 2023-6-27 16:01:53

fei_SH 发表于 2023-6-16 08:27
你这只是加了一个HBM的激励，仿的是电路在HBM激励下的响应。没有代入ESD器件的模型，应该是仿不出来HBM能力 ...

感谢您的回复，我们现在能定位到是哪个位置的mos出了问题，想针对这个pin进行优化提升esd效果。请问有什么方法可以仿真评估hbm性能吗？

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